Операциялык транскондуктанс күчөткүчү (Operational Transconductance Amplifier, OTA) — киришиндеги дифференциалдык чыңалууну чыгыш тогуна айландыруучу аналогдук күчөткүчтүн негизги түзүмдүк блогу. Бул изилдөө ультра төмөн чыңалуудагы (Ultra-Low-Voltage, ULV) жана ультра аз кубаттуу (Ultra-Low-Power, ULP) CMOS чынжырларында эки OTA ыкмасын салыштырат: кириш сигналы MOSFETтин gate терминалына берилүүчү gate-driven (GD, gate аркылуу башкарылуучу) түзүлүш жана сигнал MOSFETтин body/bulk терминалына берилүүчү bulk-driven (BD, bulk аркылуу башкарылуучу) түзүлүш. Салыштыруу аналитикалык чынжыр теңдемелерине жана ошол эле 180 nm TSMC CMOS технологиялык модели менен жүргүзүлгөн pre-layout симуляцияларына негизделет.

Изилдөөнүн негизги инженердик маселеси мындай: GD MOS транзистору кириш сигналын каналдын үстүнөн күчтүүрөөк башкаргандыктан жогору transconductance, күчөтүү жана төмөнүрөөк ызы-чуу бере алат; бирок өтө төмөн камсыздоо чыңалууларында gate-source чыңалуусу жана босого чыңалуусу боюнча талаптар кириш common-mode диапазонун чектейт. BD ыкмасында кириш сигналы bulk терминалы аркылуу берилгендиктен кириш жолу MOS босого чыңалуусуна ошол эле түрдө байланбайт жана rail-to-railге жакын кириш common-mode иштөөсү мүмкүн болот. Мунун баасы — bulk transconductance \(g_{mb}\) gate transconductance \(g_m\) ден төмөн болушу.

Изилдөө бул кемчиликти азайтуу үчүн эки OTAда тең self-cascode composite transistor (SCCT) колдонот. SCCT — бир типтеги эки MOSFET сериялык туташтырылып, gate терминалдары жалпы кылынган курама транзистор түзүлүшү. Анын негизги максаты классикалык cascode’дун кошумча bias чыңалуусу жана чыңалуу headroom баасын мүмкүн болушунча көбөйтпөстөн эффективдүү чыгыш каршылыгын жогорулатуу жана ошону менен чыңалуу күчөтүүсүн арттыруу.

Номиналдык шарттарда GD OTA үчүн 136,3 dB DC күчөтүү, 30,9 kHz GBW жана 1 kHzде 0,56 μV/√Hz киришке келтирилген ызы-чуу билдирилген. BD OTA ошол эле салыштырууда 124,7 dB DC күчөтүү, 19,35 kHz GBW жана 1,45 μV/√Hz ызы-чуу берет. Ошол эле учурда BD OTA 0,4 V камсыздоо менен иштеген, GD OTA үчүн 0,5 V колдонулган; BDнин компенсациялык сыйымдуулугу 600 fF, GDники 1,8 pF болгон. Кичирээк компенсациялык сыйымдуулук BD түзүлүшүнүн чоң-сигнал slew-rate жана settling жүрүм-турумунда артыкчылык алышынын негизги себептеринин бири.

Натыйжаларды туура чечмелөө “BD бардык жагынан GDден жакшы” же тескерисинче дегенди билдирбейт. Булак жогорку күчөтүү, төмөн кириш ызы-чуусу жана кеңирээк тилке талап кылынган колдонмолордо GD ыкмасы; төмөнүрөөк камсыздоо чыңалуусу, өтө кең кириш common-mode диапазону жана жакшыраак чоң-сигнал өтмө режим жүрүм-туруму талап кылынган системаларда BD ыкмасы артыкчылыктуу экенин көрсөтөт.

Бул макаладагы түз BD–GD салыштыруусу pre-layout симуляцияларына негизделет. Авторлордун мурунку ишинде колдонулган BD чынжыры жасалып, эксперименттик түрдө текшерилгенине карабастан, бул макаладагы GD аналогу боюнча эксперименттик өлчөө жок; ошондуктан эки архитектураны теңдеш шартта салыштыруу бир эле симуляция чөйрөсүндө жүргүзүлгөн.

Изилдөөнүн негизги маселеси эмнеде?

Энергия жыйноо менен иштеген IoT системалары, кийилүүчү электроника, биомедициналык front-endдер жана имплантациялануучу системалар сыяктуу колдонмолордо аналогдук чынжырлар жүздөгөн милливольт деңгээлиндеги камсыздоо жана наноампер деңгээлиндеги bias токтору менен иштөөгө тийиш болушу мүмкүн. Камсыздоо чыңалуусунун MOS босого чыңалуусуна жакындашы же андан төмөн түшүшү классикалык аналогдук CMOS топологияларында чыңалуу headroom көйгөйүн күчөтөт.

nMOS дифференциалдык жуп жана tail ток булагы каралганда, стандарттуу gate-driven түзүлүштө кириш common-mode чыңалуусунун төмөнкү чеги болжол менен кириш MOSFETтин керектүү \(V_{GS}\) мааниси менен tail ток булагынын каныгуу \(V_{DS}\) талабын кошкондогу мааниге байланыштуу. Камсыздоо 500 mV же андан төмөн түшүрүлгөндө бул чыңалуулардын суммасы жеткиликтүү камсыздоо диапазонунун олуттуу бөлүгүн ээлеши мүмкүн.

Изилдөөдөгү адабият боштугу — BD жана GD OTAлар өз-өзүнчө көптөгөн иштерде каралганына карабастан, бир эле технологияда жана салыштырууга боло турган кубат шарттарында системалуу, аналитикалык жана туруктуулукка багытталган түз салыштыруулар чектелүү болушу. Авторлор бул иште аналитикалык теңдемелерди, өтмө режим анализин, процесс бурчтарын, температура жана камсыздоо өзгөрүүлөрүн, ошондой эле 1000 итерациялуу Monte Carlo mismatch анализин бир салыштыруу алкагына бириктиришет.

Bulk-Driven жана Gate-Driven OTAнын Негизги Айырмасы Эмне?

Gate-driven OTAда кириш сигналы MOSFETтин gate терминалына берилет жана канал тогу негизинен \(g_m\) менен башкарылат; bulk-driven OTAда кириш сигналы bulk/body терминалына берилет жана эффективдүү кириш transconductance’ы төмөнүрөөк болгон \(g_{mb}\) болот. BD ыкмасы бул transconductance жоготуусунун ордуна босого чыңалуусун кириш сигнал жолунан кыйла ажыратып, өтө төмөн камсыздоо чыңалууларында кеңирээк кириш common-mode диапазонун камсыз кылат.

Алсыз инверсия жана босого-асты аймагындагы MOS тогу

Изилдөөнүн теориялык негизи MOSFETтин алсыз инверсия аймагындагы жүрүм-туруму. Күчтүү инверсияда канал тогу болжол менен квадраттык мыйзамга баш ийсе, босого-асты/алсыз инверсияда ташуу механизми диффузия үстөм болгон абалга өтүп, ток чыңалууларга экспоненциалдуу көз каранды болот.

Булак Теңдеме (1):

\[ I_D = I_{D0}\frac{W}{L} e^{\frac{V_{GS}-V_{th0}}{nV_T}} e^{\frac{(n-1)V_{BS}}{nV_T}} \left(1-e^{-\frac{V_{DS}}{V_T}}\right) \tag{1} \]

Бул жерде \(I_D\) — drain тогу. \(I_{D0}\) — \(V_{GS}=V_{th0}\) шартына байланышкан процесс негизиндеги ток параметри. \(W/L\) — транзистордун туурасы/узундугу катышы. \(V_{GS}\) gate-source, \(V_{BS}\) bulk-source, \(V_{DS}\) drain-source чыңалуусу. \(V_{th0}\) нөл bulk bias шартындагы босого чыңалуусун; \(V_T=kT/q\) термиялык чыңалууну билдирет.

\(n\) — босого-асты ылдыйлоо коэффициенти жана булакта:

\[ n=1+\frac{C_{dep}}{C_{ox}} \]

байланышы менен түшүндүрүлөт. Стандарттуу CMOS процесстеринде булак берген типтүү \(n\) диапазону болжол менен 1,2–1,4.

Термиялык чыңалуу \(V_T=kT/q\) болгондуктан температурага көз каранды. \(k\) — Boltzmann туруктуусу, \(T\) — абсолюттук температура жана \(q\) — электрон заряды. Булак 300 Kде \(4V_T\) болжол менен 100 mV экенин көрсөтөт.

Босого-асты каныгууда теңдеме эмне үчүн жөнөкөйлөшөт?

Булак \(V_{DS}\geq3V_T\sim4V_T\) болгондо Теңдеме (1)деги:

\[ 1-e^{-V_{DS}/V_T} \]

мүчө болжол менен 1-ге жакындайт деп кабыл алат. Ошондо drain тогу:

\[ I_D = I_S e^{\frac{V_{GS}-V_{th0}}{nV_T}} e^{\frac{(n-1)V_{BS}}{nV_T}} \tag{2} \]

түрүнө келтирилип,

\[ I_S=I_{D0}\frac{W}{L} \]

деп аныкталат.

Теңдеме (2) gate жана bulk чыңалуулары drain тогуна экспоненциалдуу таасир этерин көрсөтөт. Бирок bulk чыңалуусунун экспоненциалдуу коэффициентинде \((n-1)\) фактору бар; \(n-1\) бирден кичине болгондуктан bulk терминалы gate сыяктуу күчтүү канал башкаруусун бере албайт.

Булак артык көргөн алсыз инверсия диапазону

Булак \(g_m/I_D\) катышы максимумга жакын жана болжол менен туруктуу болушу үчүн:

\[ V_{th0}-4V_T < V_{GS} < V_{th0}-3V_T \tag{3} \]

шартын берет.

Бул жерде маанилүү терминологиялык жагдай бар. Макаланын аталышында жана көп бөлүктөрүндө “deep-subthreshold” түшүнүгү колдонулганы менен, теориялык бөлүк \(V_{GS}<V_{th0}-4V_T\) аймагына андан да терең киргенде mismatch көбөйөрүн, leakage токтор \(I_D\) менен салыштырылуучу болушу мүмкүн экенин жана мобилдүүлүк/trap таасирлери маанилүү боло баштаарын айтып, бул өтө терең аймактан качуу керек экенин белгилейт. Ошондуктан “deep-subthreshold” түшүнүгүн бардык VGS маанилери үчүн чексиз төмөн чыңалуу катары чечмелөө туура эмес.

Gate жана bulk transconductance эмне үчүн айырмаланат?

Gate transconductance — drain тогунун gate чыңалуусуна болгон кичик-сигнал сезгичтиги:

\[ g_m= \frac{\partial I_D}{\partial V_{GS}} = \frac{I_D}{nV_T} \tag{4} \]

\(g_m\) бирдиги siemens (S). Бирдей drain токто \(V_T\) жана \(n\) азайган сайын \(g_m\) өсөт. Бул байланыш алсыз инверсия эмне үчүн жогорку \(g_m/I_D\) эффективдүүлүгүн берерин түшүндүрөт:

\[ \frac{g_m}{I_D}=\frac{1}{nV_T} \]

Bulk transconductance болсо:

\[ g_{mb}= \frac{\partial I_D}{\partial V_{BS}} = (n-1)g_m \tag{5} \]

болот. Демек \(n=1,2\) болсо теориялык катыш болжол менен 0,2; \(n=1,4\) болсо болжол менен 0,4. Бул BD кириш баскычы ошол эле иш чекитиндеги GD кириш баскычына салыштырмалуу эмне үчүн төмөнүрөөк transconductanceка ээ экенин түшүндүргөн негизги математикалык байланыш.

Bulk таасир коэффициенти η

Күчтүү инверсияда булак \(g_{mb}/g_m\) катышын \(\eta\) менен белгилейт:

\[ \eta= \frac{g_{mb}}{g_m} = \frac{\gamma} {2\sqrt{2\phi_F-V_{BS}}} \tag{6} \]

\(\gamma\) — MOS body-effect коэффициенти, \(\phi_F\) — Fermi потенциалы жана \(V_{BS}\) — bulk-source чыңалуусу. \(\eta\) — өлчөмсүз катыш.

Depletion сыйымдуулугу:

\[ C_{dep} = \frac{\varepsilon_{si}}{x_d} = \sqrt{ \frac{q\varepsilon_{si}N_A} {2(2\phi_F-V_{BS})} } \tag{7} \]

түрүндө берилет. \(\varepsilon_{si}\) кремнийдин электр өткөрүмдүүлүгүн, \(x_d\) depletion аймагынын туурасын жана \(N_A\) акцептордук кошулма тыгыздыгын билдирет.

Булак:

\[ \gamma= \frac{\sqrt{2q\varepsilon_{si}N_A}} {C_{ox}} \]

туюнтмасын Теңдеме (6)га коюп:

\[ \eta= \frac{\sqrt{2q\varepsilon_{si}N_A}} {2C_{ox}\sqrt{2\phi_F-V_{BS}}} = \frac{C_{dep}}{C_{ox}} \tag{8} \]

натыйжасына келет.

Ошентип:

\[ \eta= \frac{C_{dep}}{C_{ox}} = n-1 \tag{9} \]

алынат.

Бул теңдемелер чынжырынын негизги мааниси — күчтүү жана алсыз инверсияда колдонулган деталдуу транзистор теңдемелери айырмаланса да, bulk терминалынын каналга салыштырмалуу таасири depletion/oxide сыйымдуулук байланышы менен байланыштуу. Булак \(n=1,2–1,4\) үчүн \(\eta\) болжол менен 0,2–0,4 диапазонунда болушу мүмкүн экенин көрсөтөт.

Күчтүү жана алсыз инверсиянын негизги айырмачылыктары

Self-Cascode Түзүлүшү Ультра Төмөн Чыңалууда Эмне Үчүн Колдонулат?

Self-cascode composite transistor (SCCT) — бир типтеги эки MOSFETти сериялык туташтырып, gate терминалдарын жалпы кылуу менен классикалык cascode сыяктуу эффективдүү чыгыш каршылыгын жогорулаткан, бирок кошумча өз алдынча cascode bias чыңалуусуна болгон муктаждыкты азайткан түзүлүш. Бул изилдөө SCCTни айрыкча BD кириш баскычындагы төмөн \(g_{mb}\) күчөтүүгө тийгизген кемчиликти жогорку чыгыш каршылыгы менен жарым-жартылай компенсациялоо үчүн колдонот.

Self-cascode топологиясынын иштөө логикасы

SCCTде эки транзистор бир типте. Булак аларды \(M_{casc}\) жана \(M_{main}\) деп атайт. Сериялык туташкан транзисторлордун gate учтары жалпы. Төмөнкү/main транзистордун W/L катышы же канал узундугу жогорку/cascode транзистордон айырмалуу тандалып, иш чекити жөнгө салынат.

Self-cascode эффективдүү чыгыш каршылыгы

Булак Теңдеме (10):

\[ r_{out,eff} = r_{ds,casc} +r_{ds,main} + (g_{m,casc}+g_{mb,casc}) r_{ds,casc}r_{ds,main} \]

\[ r_{out,eff} \approx (g_{m,casc}+g_{mb,casc}) r_{ds,casc}r_{ds,main} \tag{10} \]

\(r_{ds,casc}\) жана \(r_{ds,main}\) — транзисторлордун кичик-сигнал drain-source чыгыш каршылыктары. \(g_{m,casc}\) жана \(g_{mb,casc}\) — жогорку транзистордун gate жана bulk transconductance маанилери.

Көбөйтүү мүчөсү үстөм болсо, курама түзүлүштүн чыгыш каршылыгы жалгыз MOSFETтин \(r_{ds}\) маанисинен кыйла жогору болушу мүмкүн. Чыңалуу күчөтүүсү transconductance менен чыгыш каршылыгынын көбөйтүндүсүнө көз каранды болгондуктан, бул айрыкча \(g_{mb}\) төмөн BD кириш баскычында маанилүү.

SCCTнин эффективдүү transconductance’ы

Булак Теңдеме (11):

\[ g_{m,eff} = \frac{g_{m,main}} { 1+ \frac{1} { r_{ds,main} \left( g_{m,casc}+g_{mb,casc}+g_{ds,casc} \right) } } \approx g_{m,main} \tag{11} \]

Сериялык транзисторлордон бирдей кичик-сигнал тогу өткөндүктөн жана каныгууда бөлүмдөгү түзөтүү мүчөсү кичине болгондуктан, эффективдүү transconductance болжол менен main транзистордун \(g_m\) мааниси менен аныкталат.

Self-cascode чыңалуу күчөтүүсү

\[ A_v = g_{m,eff}r_{out,eff} \approx g_{m,main} \left[ (g_{m,casc}+g_{mb,casc}) r_{ds,casc}r_{ds,main} \right] \tag{12} \]

Теңдеме (12) self-cascode күчөтүүсүнүн өсүшү “акысыз transconductance өндүрүүдөн” эмес, негизинен эффективдүү чыгыш каршылыгын көбөйтүүдөн келип чыгарын көрсөтөт.

W/L, канал узундугу жана босого чыңалуусун тандоо

Булак SCCT долбоорунда үч маанилүү trade-off талкуулайт. Бирдей drain тогу сакталса, BD транзисторун чоңураак W/L менен алсыз инверсиянын максималдуу \(g_m/I_D\) аймагында кармоо максат кылынат. Бирдей transconductance максат кылынса, BD OTA болжол менен \(1/\eta\) катышында көбүрөөк ток талап кылышы мүмкүн; бул паразиттик сыйымдуулуктарды чоңойтот.

Чыгыш каршылыгын жогорулатуу үчүн \(M_{casc}\) канал узундугун көбөйтүүгө болот. Канал узундугу модуляциясынын азайышы \(r_{ds,casc}\) маанисин чоңойтуп, Теңдеме (10)догу эффективдүү чыгыш каршылыгын жогорулатат.

Босого чыңалуусу жагынан булак cascode транзисторунда medium-threshold (MVT), main транзисторунда standard-threshold (SVT) түзүлүшүн колдонууну талкуулайт. Бул тандоо айрыкча болжол менен \(V_{DS}\geq3V_T\) каныгуу шартын ультра төмөн камсыздоодо сактоону жеңилдетүү үчүн колдонулат.

Gate-driven OTA топологиясы

GD архитектурасы эки баскычтуу OTA. Дифференциалдык кириш сигналы p-канал кириш SCCT жуптун gate терминалдарына берилет. Кириш транзисторлорунун bulk терминалдары туруктуу \(V_A\) bias чыңалуусуна туташтырылат.

Tail тогу M7 аркылуу берилет. M3/M4 SCCT активдүү жүктөрү дифференциалдык токту single-ended сигналга айлантат. Экинчи күчөтүү баскычында M6 common-source курама транзистору жана M5 жүк түзүлүшү колдонулат.

Булак GD архитектурасында вертикалдуу транзистор stack болжол менен 5 \(V_{DS,SAT}\) headroom талап кыларын билдирет. Типтүү \(V_{DS,SAT}\approx100\) mV деп алганда керектүү камсыздоо болжол менен 500 mV.

Жыштык компенсациясы \(C_C\) менен current-buffer Miller compensation колдонуу аркылуу камсыздалат.

Bulk-driven OTA топологиясы

BD архитектурасынын биринчи баскычы tailsiz дифференциалдык кириш жуп. Кириш таасири bulk терминалдары аркылуу түзүлөт. M3/M4 SCCTлери активдүү жүк жана дифференциалдык-single-ended айландыруу функциясын аткарат.

Экинчи баскыч gate-driven common-source түзүлүшүндө. M5 жүк транзисторунун bulk терминалынын инверсиялоочу киришке туташтырылышы булак тарабынан class-AB жүрүм-туруму менен байланыштуу деп көрсөтүлөт.

M7–M10 транзисторлорунан турган көмөкчү bias тармагы \(V_B\) чыңалуусун чыгарат. Бул bias чыңалуусу кириш common-mode деңгээлиндеги өзгөрүүлөргө жооп берип, дифференциалдык жана чыгыш бутактарындагы иш токторун турукташтырууну максат кылат.

BD архитектурасы эң көп төрт транзисторлуу вертикалдуу stack колдонгондуктан болжол менен 4 \(V_{DS,SAT}\) headroom талап кылат. \(V_{DS,SAT}\approx100\) mV үчүн булак минималдуу камсыздоону болжол менен 400 mV деп берет.

Эки баскычтуу OTAнын DC күчөтүүсү

Булак эки баскычтуу OTAнын жалпы дифференциалдык DC күчөтүүсүн:

\[ A_{DM}(0) = G_{m1}R_{o1}G_{m2}R_{o2} \tag{13} \]

деп аныктайт.

\(G_{m1}\) жана \(G_{m2}\) — биринчи жана экинчи баскычтардын эффективдүү transconductance маанилери; \(R_{o1}\) жана \(R_{o2}\) болсо бул баскычтардын чыгыш каршылыктары. Күчөтүү өлчөмсүз V/V катышы жана жыйынтыктарда dB түрүндө берилет.

Эки долбоордо тең экинчи баскыч жана чыгыш каршылыктары окшош кармалууга аракет кылынгандыктан, негизги айырма биринчи баскычта пайда болот. GDде \(G_{m1}=g_m\), BDде \(G_{m1}=g_{mb}\) болгондуктан:

\[ \frac{A_{DM}^{GD}(0)} {A_{DM}^{BD}(0)} = \frac{g_{m1a,2a}} {g_{mb1a,2a}} = \frac{1}{\eta} \tag{14} \]

алынат. Мисалы, \(\eta=0,38\) болсо идеалдаштырылган аналитикалык күчөтүү катышы болжол менен \(1/0,38\). dB айырмасы булак тарабынан \(20\log(1/\eta)\) аркылуу болжол менен 8,4 dB деп берилет; чыныгы номиналдык симуляция айырмасы болжол менен 12 dB.

GBW жана компенсациялык сыйымдуулук байланышы

Эки баскычтуу OTAда доминанттык полюс Miller компенсациясы менен түзүлөт. Булак:

\[ \omega_{p1} = \frac{1} {R_{o1}G_{m2}R_{o2}C_C} \]

байланышынан чыгып:

\[ GBW= \frac{G_{m1}}{C_C} \tag{15} \]

натыйжасын колдонот.

Теңдеменин оң жагы өлчөм жагынан s⁻¹ берет. Булак муну GBW байланышы катары колдонот, симуляция жыйынтыктарын болсо kHz менен билдирет. Verianla баянында булак теңдемесинин аныктамасы өзгөртүлгөн эмес.

Фаза запасы эмне үчүн экинчи полюска көз каранды?

Оң жарым тегиздик нөлүнүн таасири эске алынбаса, булак фаза запасын:

\[ \phi_m= 90^\circ- \arctan \left( \frac{GBW}{\omega_{p2}} \right) \tag{16} \]

түрүндө берет.

Экинчи полюс болжол менен экинчи баскычтын transconductance’ы жана жүк сыйымдуулугу менен байланыштуу болгондуктан, тиешелүү туюнтмалар Теңдеме (16)га коюлганда:

\[ \phi_m= 90^\circ- \arctan \left( \frac{G_{m1}C_L} {G_{m2}C_C} \right) \tag{17} \]

алынат.

Бул жерде \(C_L\) жүк сыйымдуулугу, \(C_C\) Miller компенсациялык сыйымдуулугу. \(G_{m1}\) азайса, ошол эле фаза запасы үчүн \(C_C\) да азайтылышы мүмкүн экени көрүнөт.

BD кириш баскычында \(G_{m1}=g_{mb}=\eta g_m\) болгондуктан булак:

\[ C_C^{BD} \approx \eta C_C^{GD} \tag{18} \]

байланышын чыгарат.

Чыныгы чынжырда экинчи даражадагы таасирлер бар болгондуктан симуляцияда \(C_C^{BD}/C_C^{GD}\) катышы так \(\eta\) эмес. Булак BD үчүн 600 fF, GD үчүн 1,8 pF тандаган.

Bulk-Driven OTA Эмне Үчүн Жогорураак Slew Rate Көрсөтө Алат?

Bulk-driven OTAнын жогорураак slew-rate көрсөтүшүнүн негизги себеби окшош туруктуулук максатында төмөнүрөөк \(G_{m1}\) болгондуктан кичирээк Miller компенсациялык сыйымдуулугун колдонууга боло тургандыгы. Бирдей bias токто \(SR_{int}=I_{bias}/C_C\) болгондуктан \(C_C\) азайышы ички slew-rateти жогорулатат; булак BD топологиясынын tailsiz/class-AB өзгөчөлүктөрү да чоң-сигнал өтмө режимине салым кошорун белгилейт.

Ички slew-rate теңдемеси

\[ SR_{int} = \frac{I_{bias}}{C_C} \tag{19} \]

\(I_{bias}\) ампер, \(C_C\) фарад болсо, натыйжа V/s бирдигинде. Бирдей токто \(C_C\) эки эсеге азайса, идеал ички slew-rate эки эсеге жогорулайт. Булактын BD үчүн 600 fF, GD үчүн 1,8 pF колдонушу бул артыкчылыктын негизги долбоордук себеби.

Ызы-чуу теңдемеси

Булак киришке келтирилген чыңалуу ызы-чуусунун кубат спектралдык тыгыздыгын болжол менен:

\[ S_{v,in}(f) \approx \frac{8kT\gamma}{G_{m1}} \left( 1+ \frac{g_{m3b,4b}} {G_{m1}} \right) + \frac{K_f} {C_{OX}^2WLf} \tag{20} \]

түрүндө берет.

Биринчи мүчө термиялык/ак ызы-чуу компонентин, экинчи мүчө 1/f flicker ызы-чуу компонентин билдирет. \(k\) — Boltzmann туруктуусу, \(T\) — температура, \(\gamma\) — термиялык ызы-чуу коэффициенти; булак узун каналдуу транзисторлор үчүн болжол менен 2/3 маанисин эске салат. \(K_f\) — flicker ызы-чуу коэффициенти, \(C_{OX}\) — бирдик аянтка gate oxide сыйымдуулугу, \(W\) жана \(L\) — транзистор геометриялары, \(f\) — жыштык.

Теңдемеде \(G_{m1}\) бөлүмдө болгондуктан, төмөнүрөөк кириш transconductance жогорураак термиялык ызы-чууга алып келет. BDнин негизги ызы-чуу кемчилиги ушундан чыгат.

GD архитектурасынын CMRR теңдемеси

Common-mode четке кагуу катышы (Common-Mode Rejection Ratio, CMRR) — дифференциалдык күчөтүүнүн common-mode күчөтүүгө катышы. Булак GD OTA үчүн DC CMRRди:

\[ CMRR_{GD}(0) \approx 2 \frac{g_{m1,2}+g_{mb1,2}} {\varepsilon} r_{d7} \tag{21} \]

деп берет.

\(r_{d7}\) — tail ток булагы M7нин чыгыш каршылыгы. \(\varepsilon\) — M3B–M4B ток күзгүсүнүн салыштырмалуу катасын билдирет жана булак муну \(i_{d4}/i_{d3}=1+\varepsilon\) түрүндө аныктайт.

GD архитектурасынын PSRR байланышы

Камсыздоону четке кагуу катышы (Power-Supply Rejection Ratio, PSRR) камсыздоодогу өзгөрүү чыгышка канчалык басаңдатылып өткөрүлөрүн көрсөтөт. Булак:

\[ PSRR_{GD}(0) \approx 2\frac{g_{m1,2}}{\varepsilon}r_{d7} \approx \frac{g_{m1,2}} {g_{m1,2}+g_{mb1,2}} CMRR_{GD}(0) \tag{22} \]

байланышын колдонот. Ошондуктан GD чынжырында DC PSRR жана CMRR маанилери окшош тартипте күтүлөт.

BD көмөкчү bias тармагынын common-mode жүрүм-туруму

BD түзүлүшүндө common-mode кириш көмөкчү bias тармагы аркылуу \(V_B\) чыңалуусун өзгөртөт. Булак:

\[ v_{B,CM} = - \frac{ 2g_{mb7A,8A}R_{oB} }{ 1+2g_{m7A,8A}R_{oB} } v_{i,CM} \tag{23} \]

байланышын берет.

Булак ошондой эле көмөкчү тармактын эквиваленттүү кичик-сигнал каршылыгын:

\[ R_{oB}=(g_mr_d)_{9A}r_{d9B} \]

деп аныктайт.

Бул bias өзгөрүүсүнүн кириш жуптагы кичик-сигнал тогуна салымы:

\[ i_{d1A,2A,CM} = g_{m1A,2A}v_{B,CM} + g_{mb1A,2A}v_{i,CM} \tag{24} \]

түрүндө.

Теңдеме (23) Теңдеме (24)кө коюлганда:

\[ i_{d1A,2A,CM} = \frac{g_{mb1A,2A}} {1+2g_{m7A,8A}R_{oB}} \left[ 1+ 2R_{oB} \left( g_{m7A,8A} - g_{m1A,2A} \frac{g_{mb7A,8A}} {g_{mb1A,2A}} \right) \right] v_{i,CM} \tag{25} \]

алынат.

BD архитектурасынын CMRR туюнтмасы

Булак кириш баскычынын дифференциалдык күчөтүүсүн \(A_{DM}^{BD}(0)=g_{mb1a,2a}R_{o1}\) деп кабыл алып:

\[ CMRR_{BD}(0) = \frac{ 1+2g_{m7A,8A}R_{oB} }{ \left[ 1+ 2 \left( g_{m7A,8A} - g_{m1A,2A} \frac{g_{mb7A,8A}} {g_{mb1A,2A}} \right) R_{oB} \right] \varepsilon' } \tag{26} \]

туюнтмасына келет.

\(\varepsilon'\) — BD түзүлүшүндөгү тиешелүү M3B–M4B ток күзгүсүнүн салыштырмалуу mismatch мүчөсү. Булактын аналитикалык түшүндүрмөсү мындай: көмөкчү M7–M8 транзисторлору негизги M1–M2 кириш транзисторлору менен туура катыштарда matching кылынса, кашаанын ичиндеги айырма мүчөсү олуттуу деңгээлде жокко чыгышы мүмкүн. \(R_{oB}\) жогору болушу да алымдагы common-mode кайтарым байланыш күчөтүүсүн көбөйтөт. Ошондуктан BDнин төмөн \(g_{mb}\) маанисине карабастан DC CMRR мааниси GD менен атаандаша аларлык же айрым шарттарда жогору болушу мүмкүн.

Изилдөөнүн Ыкмасы жана Жыйынтыктары

Салыштыруунун симуляциялык негизи

Эки схема бирдей 180 nm TSMC CMOS технологиялык модели менен ишке ашырылган. Булак SCCT түзүлүштөрүндө эки босого чыңалуу классын колдонот.

• nMOS medium-threshold \(V_{TH0}\): 310 mV
• nMOS standard-threshold \(V_{TH0}\): 500 mV
• pMOS medium-threshold \(V_{TH0}\): −240 mV
• pMOS standard-threshold \(V_{TH0}\): −490 mV

Транзистор өлчөмдөрү болжол менен \(|V_{DS}|=100\) mV subthreshold каныгуу критерийин камсыздай тургандай оптималдаштырылган.

Транзистор геометриялары жана негизги долбоорлоо жөндөөлөрү

Номиналдык чакан-сигнал параметрлери

Булак бул маанилерден тиешелүү эки транзистор тобу үчүн \(\eta\approx0,38\) катышын чыгарат. BD схемасында 105,8 nS bulk transconductance менен 276,2 nS gate transconductance ортосундагы катыш болжол менен ушул маанини берет.

Номиналдык жыштык жообу

GD архитектурасы болжол менен 12 dB жогорураак номиналдык DC күчөтүү көрсөткөн. Булактын жөнөкөй \(\eta\) катышына ылайык теориялык айырма 8,4 dB; чыныгы симуляция айырмасынын чоңураак болушу чыгыш каршылыктары менен экинчи тартиптеги схема таасирлеринин толук бирдей эместигине байланыштуу.

Булак GD жана BD жыштык ийри сызыктары төмөн жыштык аймактарында окшош төмөндөө ылдыйлыгына ээ экенин, бирок GD долбоорунда unity-gain аймагындагы peaking себебинен кесилиш жыштыгы 30,9 kHz'ге чейин узарын билдирет. BD үчүн тиешелүү маани 19,35 kHz.

GDдеги peaking булакта комплекстүү түгөйлөшкөн уюлдар менен байланыштырылат жана мунун компенсациясы BD түзүлүшүнө караганда татаалыраак экени айтылат.

Булак эки топологиянын тең өткөрүү тилкеси mHz тартибинен болжол менен 10 kHz'ге чейин созулган төмөн жыштыктагы биопотенциал колдонмолорунун ECG, EEG жана EMG алдыңкы каскаддары үчүн жетиштүү болушу мүмкүн экенин талкуулайт. Бул билдирүү клиникалык валидация эмес; схема өткөрүү тилкесин белгилүү биопотенциал жыштык диапазондору менен инженердик салыштыруу болуп саналат.

CMRR жана PSRR жыштык жүрүм-туруму

Номиналдык DCде BD CMRR мааниси 115 dB чамасында, GD мааниси 106 dB деп билдирилген. Ошентип BD номиналдык DC шартында жалпы-мод сигналын басууда жогорураак натыйжа берген.

PSRR боюнча номиналдык DC маанилери бири-бирине жакыныраак: GD 107 dB, BD 104,5 dB. Бирок жыштык өскөн сайын GD PSRR кеңирээк тилкени сактай турганы билдирилген. Булактагы мисалда 10 kHz чамасында GD болжол менен 50 dB басууну улантса, BD жообу олуттуу начарлаган.

Чакан-сигнал жана чоң-сигнал өтмө режими

Булак чакан-сигнал step тести үчүн 20 mV чокудан-чокуга кириш сигналын колдонгон. Номиналдык оң/терс %1 орношуу убакыттары:

• BD: 95,47 / 79,83 μs
• GD: 112,9 / 98,37 μs

Чоң-сигнал тести 300 mV чокудан-чокуга кириш менен жүргүзүлгөн. Бирдей quiescent current шартында BD ийри сызыгы тик жана чоң-сигнал жүрүм-туруму ылдамыраак экени көрсөтүлгөн. Булак муну түздөн-түз BD үчүн талап кылынган кичирээк \(C_C\) менен байланыштырат.

Ызы-чуу натыйжалары

10 mHz flicker ызы-чуусунда 96,4/36,7 болжол менен 2,6; 1 kHz ак ызы-чуусунда 1,45/0,56 да болжол менен 2,6 катышын берет. Булак бул катыштын \(1/\eta\approx2,6\) менен болжолдуу дал келерин баса белгилейт.

Процесс бурчтарын талдоо

CMOS долбоорлоодо TT, FF, FS, SS жана SF белгилери процесс-бурчтарынын жалпы аталыштары. Биринчи тамга nMOS, экинчи тамга pMOS ылдамдык классын билдирет; T — типтүү, F — тез, S — жай түзмөк бурчу. Бул түшүндүрмө процесс-бурч аталыштарын түшүнүүгө арналган жалпы CMOS долбоорлоо маалыматы; сандык натыйжалар булак симуляциясынан алынган.

Булак эки топология тең процесс бурчтарында жалпысынан туруктуу жүрүм-турум көрсөтөрүн белгилейт. GD күчөтүү жана ызы-чуу жагындагы артыкчылыгын сактайт, ал эми BDнин CMRR жана чоң-сигнал метрикалары көп бурчтарда күчтүү бойдон калат.

1000 итерациялуу Monte Carlo mismatch анализи

Monte Carlo анализи процесстеги mismatch сезгичтигин бир номиналдык симуляциянын ордуна статистикалык бөлүштүрүү түрүндө баалайт. Булак эки архитектуранын көп метрикаларда салыштырууга боло турган стандарттык четтөөлөргө ээ экенин белгилөө менен бирге offset бөлүштүрүүсү өзгөчө BDде кеңирээк экенин сандык түрдө көрсөтөт.

Температуранын өзгөрүшү

Эки архитектурада тең 80 °Cде DC күчөтүү жана GBW төмөндөйт. GD бардык температураларда жогорураак күчөтүү жана GBW берет, ал эми BD чоң-сигнал метрикаларындагы артыкчылыгын сактайт. Булак өзгөчө 80 °Cде BD CMRR GDден кыйла жогору чыкканын баса белгилейт.

Камсыздоо чыңалуусунун өзгөрүшү

Булак BD көрсөткүчү камсыздоо чыңалуусуна GDге караганда көбүрөөк сезгич экенин белгилейт. Мунун себеби bulk transconductance bias жана substrate шарттарына күчтүү көз каранды болушу.

Bulk-Driven OTA Кириш Жалпы-Мод Диапазонунда Эмне Утат?

Булактагы 9-таблица BD OTAнын кириш жалпы-мод чыңалуусу камсыздоо шиналарына жакындаганда GDге караганда колдонууга жарамдуу көрсөткүчтү жакшыраак сактай турганын көрсөтөт. Мунун негизги себеби BD кириш жолунда gate босого чыңалуусу сигналдын headroom'ун түздөн-түз чектебейт; бирок шиналарга өтө жакындаганда BD көрсөткүчү да начарлайт жана rail-to-rail деген сөз бардык метрикалар ар бир кириш деңгээлинде туруктуу калат дегенди билдирбейт.

Булактагы 9-таблицанын 390 mV сабындагы GD %1 орношуу-убакыт уячасы PDFде “577.7335.9” түрүндө басылган. Эки сандын ортосунда бөлүүчү белги көрүнбөгөндүктөн, Verianla тексти муну божомолдоп “577,7/335,9 μs” же башка мааниге өзгөрткөн эмес. Ошол эле сапта BD орношуу убакыттары 128,6 / 95,6 μs деп окулат.

State-of-the-art салыштыруусунун мааниси

Булактагы 10-таблица сунушталган/топтолгон натыйжаларды акыркы мезгилдеги ULV/ULP OTA изилдөөлөрү менен салыштырат. Бул таблицанын маанилүү өзгөчөлүгү — бардык мамычалар бирдей далил түрүнө ээ эмес. Эскертмелерде a = measured, b = estimated, c = simulated, d = single-ended жана e = төрт үлгүнүн орточосу деп белгиленген.

Булактын чечмелөөсүнө ылайык GDнин жогорураак GBWси FOM_S'ни, BDнин жогорураак чоң-сигнал ылдамдыгы болсо FOM_L'ни артыкчылыктуу кылат.

Изилдөө колдогон жыйынтыктар

• Бирдей технология жана салыштырууга боло турган bias шарттарында GD OTA жогорураак кириш transconductance жана жогорураак номиналдык DC күчөтүү берет.
• GD OTA киришке келтирилген ак жана flicker ызы-чуу боюнча BDден жакшыраак натыйжа берет.
• BD OTA төмөнүрөөк камсыздоо чыңалуусу менен иштей алат.
• BD кириш түзүлүшү gate босого чыңалуусунун кириш сигнал жолуна киргизген headroom чегин кыйла азайтат.
• BD OTA кириш жалпы-мод диапазону жагынан, айрыкча камсыздоо шиналарына жакын деңгээлдерде GDге олуттуу артыкчылык бере алат.
• SCCT түзүлүшү эки топологияда тең чыгыш каршылыгын жана күчөтүүнү көбөйтүүдө натыйжалуу.
• BDнин төмөнүрөөк \(G_{m1}\)'и окшош фаза запасында кичирээк Miller компенсация сыйымдуулугун колдонууга мүмкүндүк берет.
• Кичирээк \(C_C\) BD OTAнын чоң-сигнал slew-rate жана орношуу убактысындагы артыкчылыгына негизги салым кошот.
• BD CMRR номиналдык жана айрым PVT шарттарында GD сыяктуу жакшы же жогорураак болушу мүмкүн.
• Эки архитектура тең процесс бурчтары, температура жана камсыздоо өзгөрүүлөрүндө иштей алат; бирок метрика боюнча сезгичтиктери бирдей эмес.
• 1000 итерациялуу Monte Carlo натыйжалары mismatch таасирлерин эки архитектурада сандык баалоого мүмкүндүк берген.

Изилдөө колдобогон жалпылоолор

Изилдөө BD OTA ар бир колдонмодо GD OTAдан жогору экенин көрсөтпөйт. Ызы-чуу, DC күчөтүү жана өткөрүү тилкеси сыяктуу критерийлер биринчи орунга чыкканда GD ачык артыкчылыктарга ээ.

Изилдөө GD OTA бардык ультра төмөн чыңалуу колдонмолорунда жакшыраак экенин да көрсөтпөйт. Кириш headroom жана rail-to-rail'ге жакын жалпы-мод иштөө керек болгондо BD архитектурасы айкын артыкчылык берет.

Учурдагы түздөн-түз салыштыруу эки жаңы физикалык микросхеманын лабораториялык өлчөөсү эмес. Эки схеманын салыштырууга боло турган натыйжалары pre-layout симуляциядан алынат. Мурунку BD ишке ашыруусунун өлчөнгөн натыйжалары адабияттарды салыштырууда өзүнчө колдонулат.

Изилдөөдө колдонулган 180 nm TSMC процессиндеги натыйжаларды башка CMOS түйүндөрүнө, башка foundry процесстерине же транзистор body терминалына жетүүнүн башка түзүлүштөрүнө ошол эле сандар менен түз көчүрүүгө болбойт.

Bulk-driven долбоорду ишке ашыруу жеткиликтүү bulk терминалдарын талап кылат. Булак кириш бөлүгүндө triple-well же көз карандысыз-well процесс талабы, bulk-source өтмөгүнүн түз багытта кутупталуу коркунучу жана latch-up кооптонуулары сыяктуу колдонмо чектөөлөрүн талкуулайт.

Булак 0,4 Vден төмөн шарттар body-source өтмөгүнүн күчтүү түз кутупталышын чектеши мүмкүн экенин талкууласа да, муну бардык процесстер жана бардык layout шарттары үчүн универсалдуу коопсуздук кепилдиги катары чечмелөөгө болбойт.

Изилдөөнүн күчтүү жактары

Изилдөөнүн күчтүү жактарынын бири — BD менен GD айырмасын бир гана номиналдык күчөтүү мааниси боюнча баалабай, транзистор деңгээлиндеги аналитикалык теңдемелерди, жыштык компенсациясын, ызы-чууну, CMRR/PSRRди, slew-rateти, process corners, температураны, камсыздоону, жалпы-мод киришти жана Monte Carlo mismatch натыйжаларын бирге кароосу.

Экинчи күчтүү жагы — салыштыруу бир эле CMOS технологиялык моделинде жана бирдей 10 nA bias тогунун негизинде жүргүзүлгөн. Камсыздоо чыңалуулары топологиялардын чыныгы headroom талаптарына ылайык BD үчүн 0,4 V, GD үчүн 0,5 V тандалган.

Негизги чектөөлөр

• Учурдагы BD–GD түз салыштыруусу pre-layout симуляциясына негизделген.
• GD варианты үчүн ошол эле масштабдагы физикалык өлчөө жок.
• Технология 180 nm TSMC менен чектелет.
• Bulk терминалынын жеткиликтүүлүгү процесс тандоосуна көз каранды.
• BD түзүлүшүндө төмөн \(g_{mb}\) ызы-чууну жана чакан-сигнал күчөтүүнү терс таасир этет.
• Bulk transconductance bias жана substrate шарттарына сезгич болгондуктан BDнин камсыздоо өзгөрүшүнө сезгичтиги жогору болушу мүмкүн.
• Булактагы 9-таблицада орношуу-убакыт уячасынын типографиялык бөлүнүшү бүдөмүк; бул маани булактан тышкаркы божомол менен оңдолгон эмес.
• Макаланын “deep-subthreshold” терминологиясы менен (3)-теңдемеден кийин андан да терең босого-асты аймагынан качуу керектиги тууралуу түшүндүрмө бирге окулушу керек.

Натыйжалардын инженердик мааниси

Изилдөөнүн эң маанилүү билдирүүсү — bulk-driven ыкмасын жөн гана “төмөн transconductance себебинен начар gate альтернативасы” деп баалабоо керек. BD архитектурасы gate-driven түзүлүшү өтө төмөн чыңалууларда туш болгон headroom көйгөйүн башка транзистор башкаруу терминалын колдонуу менен чечет; мунун ордуна күчөтүү жана ызы-чуу боюнча баа төлөйт.

Self-cascode ыкмасы BDнин төмөн transconductance'ын түздөн-түз жогорулатпайт. Анын ордуна эффективдүү чыгыш каршылыгын көбөйтүп, жалпы күчөтүүнү сактоого аракет кылат. Бул айырма маанилүү; SCCT \(g_{mb}\)'ни \(g_m\)'ге айлантуучу түзүлүш эмес.

Ошол сыяктуу BDнин жогорку slew-rate артыкчылыгын да “bulk терминалы физикалык жактан ылдамыраак” деп чечмелөөгө болбойт. Булактагы анализде негизги механизм — төмөнүрөөк \(G_{m1}\) себебинен кичирээк компенсация сыйымдуулугун колдонууга мүмкүндүк болушу жана BD чыгыш түзүлүшүнүн чоң-сигнал жүрүм-туруму.

Жыйынтыгында долбоор тандоосу максаттуу талапка көз каранды. Жогорураак күчөтүү, төмөнүрөөк ызы-чуу жана жогорураак чакан-сигнал өткөрүү тилкеси артыкчылык болсо GD; өтө төмөн камсыздоо чыңалуусу, шиналарга жакын кириш жалпы-мод диапазону жана күчтүү чоң-сигнал өтмө режим жүрүм-туруму артыкчылык болсо BD ылайыктуураак баштапкы чекит.

Булак жана Ыкма Жөнүндө Эскертүү

Түпнуска аталыш: Bulk-Driven vs. Gate-Driven OTAs in Deep-Subthreshold ULV Operation: Analytical and Robustness Comparison in Self-Cascode Architectures

Авторлор: Salvatore Pennisi; Marco Privitera; Muhammad Omer Shah.

Авторлордун ирети: Булактагы ирет өзгөртүлбөй сакталган.

Тең салым: Булакта тең биринчи авторлук/тең салым тууралуу билдирүү жок.

Жооптуу автор: Salvatore Pennisi.

Мекеме: DIEEI — Dipartimento di Ingegneria Elettrica Elettronica e Informatica, University of Catania, 95125 Catania, Italy.

Журнал: Chips.

Басмакана: MDPI, Basel, Switzerland.

Том / сан / макала номери: 5 / 2 / 14.

DOI: 10.3390/chips5020014.

Расмий DOI шилтемеси: https://doi.org/10.3390/chips5020014

Алынган күнү: 1 май 2026.

Оңдолгон күнү: 7 июнь 2026.

Кабыл алынган күнү: 12 июнь 2026.

Жарыяланган күнү: 14 июнь 2026.

Булак түрү: Article — аналитикалык жана схема симуляциясына негизделген түпнуска изилдөө макаласы.

Рецензия абалы: Chips — эл аралык рецензияланган ачык жеткиликтүү MDPI журналы; изилдөө жарыяланган журнал макаласы.

Preprint абалы: Каралган макалада өзүнчө preprint версиясы көрсөтүлгөн эмес. Изилдөө авторлордун 2025 ICECS конференциясындагы мурунку алдын ала билдирүүсүн кеңейткени ачык айтылат.

Лицензия: Creative Commons Attribution — CC BY.

Негизги илимий ыкма: Алсыз инверсия/босого-асты MOS аналитикалык модели; self-cascode чакан-сигнал анализи; эки баскычтуу BD жана GD OTA pre-layout симуляциялык салыштыруусу; process-corner, температура, VDD, кириш жалпы-мод жана Monte Carlo mismatch анализдери.

CMOS технологиясы: TSMC 180 nm.

Негизги bias тогу: 10 nA.

Номиналдык камсыздоо: BD = 0,4 V; GD = 0,5 V.

Номиналдык компенсация: BD = 600 fF; GD = 1,8 pF.

Monte Carlo: 1000 итерация, 27 °C.

Эксперимент / симуляция айырмасы: Бул макаладагы түз BD–GD салыштыруусу эки pre-layout симуляциясына негизделет. Булактагы мурунку BD изилдөөсү физикалык өлчөө менен ырасталган; эквиваленттүү GD өлчөө маалыматы жок болгондуктан азыркы салыштыруу симуляция негизинде жүргүзүлгөн.

Авторлордун салымдары: Концептуалдаштыруу: Salvatore Pennisi. Маалыматтарды даярдоо: Muhammad Omer Shah жана Marco Privitera. Алгачкы долбоор: Salvatore Pennisi жана Muhammad Omer Shah. Карап чыгуу жана редакциялоо: бардык авторлор. Формалдык анализ: бардык авторлор. Супервизия: Salvatore Pennisi.

Каржылоо: Изилдөө SAMOTHRACE (ECS00000022) долбоорунун алкагында иштелип чыгып, European Union NextGeneration EU аркылуу MUR-PNRR тарабынан каржыланган.

Этикалык кеңеш: Колдонулбайт.

Маалымдалган макулдук: Колдонулбайт.

Маалыматтардын жеткиликтүүлүгү: Авторлор изилдөөнүн түпнуска салымдары макаланын ичинде экенин жана кошумча суроолор жооптуу авторго жөнөтүлүшү мүмкүн экенин билдиришет.

Кызыкчылыктардын кагылышы: Авторлор кызыкчылыктардын кагылышы жок экенин билдиришкен.

Булактагы типографиялык бүдөмүк: 9-таблицанын ICM = 390 mV сабындагы GD %1 орношуу-убакыт уячасы PDFде “577.7335.9” деп көрүнөт. Булакта бөлгүч так эмес болгондуктан Verianla бул маанини божомол менен өзгөрткөн эмес.

Терминологиялык эскертүү: Макала “deep-subthreshold” түшүнүгүн жалпы ULV иштөө контекстинде колдонот; теориялык бөлүм болсо \(V_{GS}<V_{th0}-4V_T\) аймагындагы андан да терең иштөөдө mismatch, leakage жана trap таасирлери көбөйөрүн айтып, бул аймактан качуу керектигин билдирет.