Kikuza transkonduktansi cha kiutendaji (Operational Transconductance Amplifier, OTA) ni kizuizi cha msingi cha kikuza analogi kinachobadilisha volteji tofauti ya ingizo kuwa mkondo wa pato. Utafiti huu unalinganisha mbinu mbili za OTA katika saketi za CMOS za volteji ya chini sana (Ultra-Low-Voltage, ULV) na nguvu ya chini sana (Ultra-Low-Power, ULP): muundo wa gate-driven (GD, unaoendeshwa kupitia gate), ambapo ishara ya ingizo hutumika kwenye gate ya MOSFET, na muundo wa bulk-driven (BD, unaoendeshwa kupitia bulk), ambapo ishara hutumika kwenye terminali ya body/bulk ya MOSFET. Ulinganisho unategemea milinganyo ya uchanganuzi wa saketi na usimulizi wa pre-layout uliofanywa kwa modeli ileile ya teknolojia ya 180 nm TSMC CMOS.

Tatizo kuu la kihandisi la utafiti ni hili: kwa sababu transistor ya GD MOS hudhibiti ishara ya ingizo kwenye channel kwa nguvu zaidi, inaweza kutoa transconductance ya juu, ukuzaji mkubwa na kelele ndogo; hata hivyo, katika volteji za chini sana za usambazaji, mahitaji ya volteji ya gate-source na volteji ya kizingiti hupunguza masafa ya common-mode ya ingizo. Katika mbinu ya BD, kwa kuwa ishara ya ingizo hutumika kupitia terminali ya bulk, njia ya ingizo haitegemei volteji ya kizingiti ya MOS kwa namna ileile, na hivyo uendeshaji wa common-mode wa ingizo ulio karibu na rail-to-rail unawezekana. Gharama ya faida hii ni kwamba bulk transconductance \(g_{mb}\) ni ndogo kuliko gate transconductance \(g_m\).

Ili kupunguza hasara hii, utafiti unatumia self-cascode composite transistor (SCCT) katika OTA zote mbili. SCCT ni muundo wa transistor changamano ambapo MOSFET mbili za aina moja huunganishwa kwa mfululizo na gate zao huunganishwa pamoja. Lengo kuu ni kuongeza upinzani wa pato unaofaa na hivyo kuongeza ukuzaji wa volteji, bila kuongeza kadiri iwezekanavyo gharama ya volteji ya ziada ya bias na headroom ya cascode ya kawaida.

Katika hali za kawaida, kwa GD OTA ziliripotiwa 136,3 dB za ukuzaji wa DC, 30,9 kHz GBW na katika 1 kHz 0,56 μV/√Hz ya kelele inayorejelewa kwenye ingizo. Katika ulinganisho huohuo BD OTA inatoa 124,7 dB za ukuzaji wa DC, 19,35 kHz GBW na 1,45 μV/√Hz ya kelele. Kwa upande mwingine, BD OTA ilifanya kazi na usambazaji wa 0,4 V, huku 0,5 V ikitumika kwa GD OTA; capacitance ya compensation ya BD ilikuwa 600 fF, ilhali ya GD ilikuwa 1,8 pF. Capacitance ndogo ya compensation ni mojawapo ya sababu kuu za faida ya muundo wa BD katika slew-rate ya ishara kubwa na tabia ya settling.

Tafsiri sahihi ya matokeo si kwamba “BD ni bora kuliko GD kwa kila kipengele” wala kinyume chake. Chanzo kinaonyesha kwamba mbinu ya GD ina faida katika matumizi yanayohitaji ukuzaji wa juu, kelele ndogo ya ingizo na bandwidth pana; mbinu ya BD ina faida katika mifumo inayohitaji volteji ya chini zaidi ya usambazaji, masafa mapana sana ya common-mode ya ingizo na tabia bora ya transient ya ishara kubwa.

Ulinganisho wa moja kwa moja wa BD–GD katika makala hii unategemea usimulizi wa pre-layout. Ingawa saketi ya BD iliyotumiwa katika utafiti wa awali wa waandishi ilitengenezwa na kuthibitishwa kwa majaribio, hakuna kipimo cha majaribio cha toleo la GD katika makala hii; kwa hiyo, ulinganisho sawia wa miundo hiyo miwili ulifanywa katika mazingira yale yale ya usimulizi.

Tatizo kuu la utafiti ni nini?

Katika matumizi kama mifumo ya IoT inayotumia uvunaji wa nishati, vifaa vya elektroniki vinavyovaliwa, front-end za biomedikali na mifumo inayopandikizwa, saketi za analogi zinaweza kuhitajika kufanya kazi kwa usambazaji wa kiwango cha mamia ya milivolti na mikondo ya bias ya kiwango cha nanoamperi. Volteji ya usambazaji inapokaribia au kushuka chini ya volteji ya kizingiti ya MOS, tatizo la headroom ya volteji huongezeka katika topolojia za kawaida za analogi za CMOS.

Kwa kuzingatia jozi tofauti ya nMOS na chanzo cha mkondo wa tail, katika muundo wa kawaida wa gate-driven kikomo cha chini cha volteji ya common-mode ya ingizo hutegemea takriban jumla ya thamani ya \(V_{GS}\) inayohitajika kwa MOSFET ya ingizo na hitaji la \(V_{DS}\) la saturation la chanzo cha mkondo wa tail. Usambazaji unapopunguzwa hadi 500 mV au chini, jumla ya volteji hizi inaweza kutumia sehemu kubwa ya masafa ya usambazaji yanayopatikana.

Pengo la fasihi la utafiti ni kwamba, ingawa OTA za BD na GD zimechunguzwa kivyake katika tafiti nyingi, ulinganisho wa moja kwa moja ulio wa kimfumo, wa kichanganuzi na unaolenga robustness chini ya teknolojia ileile na hali za nguvu zinazoweza kulinganishwa ni mdogo. Katika utafiti huu waandishi wanaweka milinganyo ya uchanganuzi, uchanganuzi wa transient, process corners, mabadiliko ya joto na usambazaji, pamoja na uchanganuzi wa Monte Carlo mismatch wa iteresheni 1000 ndani ya mfumo mmoja wa ulinganisho.

Tofauti Kuu Kati ya Bulk-Driven na Gate-Driven OTA ni Nini?

Katika gate-driven OTA ishara ya ingizo hutumika kwenye terminali ya gate ya MOSFET na mkondo wa channel hudhibitiwa hasa na \(g_m\); katika bulk-driven OTA ishara ya ingizo hutumika kwenye terminali ya bulk/body na transconductance inayofaa ya ingizo ni \(g_{mb}\), ambayo ni ndogo. Kwa gharama ya upotevu huu wa transconductance, mbinu ya BD hutenganisha kwa kiasi kikubwa volteji ya kizingiti na njia ya ishara ya ingizo na hivyo kupata masafa mapana zaidi ya common-mode ya ingizo katika volteji za chini sana za usambazaji.

Mkondo wa MOS katika weak inversion na eneo la subthreshold

Msingi wa kinadharia wa utafiti ni tabia ya MOSFET katika eneo la weak inversion. Katika strong inversion, mkondo wa channel huonyesha takriban tabia ya sheria ya mraba; katika subthreshold/weak inversion, utaratibu wa usafirishaji hutawaliwa zaidi na diffusion na mkondo hutegemea volteji kwa namna ya exponential.

Mlinganyo wa Chanzo (1):

\[ I_D = I_{D0}\frac{W}{L} e^{\frac{V_{GS}-V_{th0}}{nV_T}} e^{\frac{(n-1)V_{BS}}{nV_T}} \left(1-e^{-\frac{V_{DS}}{V_T}}\right) \tag{1} \]

Hapa \(I_D\) ni mkondo wa drain. \(I_{D0}\) ni parameta ya mkondo inayotegemea process na inayohusishwa na hali ya \(V_{GS}=V_{th0}\). \(W/L\) ni uwiano wa upana/urefu wa transistor. \(V_{GS}\) ni volteji ya gate-source, \(V_{BS}\) bulk-source na \(V_{DS}\) drain-source. \(V_{th0}\) huwakilisha volteji ya kizingiti katika hali ya bulk bias sifuri, na \(V_T=kT/q\) huwakilisha thermal voltage.

\(n\) ni subthreshold slope factor na katika chanzo inaelezwa kwa uhusiano:

\[ n=1+\frac{C_{dep}}{C_{ox}} \]

Katika process za kawaida za CMOS, masafa ya kawaida ya \(n\) yaliyotolewa na chanzo ni takriban 1,2–1,4.

Kwa kuwa thermal voltage ni \(V_T=kT/q\), hutegemea joto. \(k\) ni konstanti ya Boltzmann, \(T\) ni joto kamili na \(q\) ni chaji ya elektroni. Chanzo kinasema kuwa katika 300 K, \(4V_T\) ni takriban 100 mV.

Kwa nini mlinganyo hurahisishwa katika subthreshold saturation?

Chanzo kinakubali kuwa wakati \(V_{DS}\geq3V_T\sim4V_T\), katika Mlinganyo (1), sehemu:

\[ 1-e^{-V_{DS}/V_T} \]

hukadiriwa kukaribia 1. Hivyo mkondo wa drain:

\[ I_D = I_S e^{\frac{V_{GS}-V_{th0}}{nV_T}} e^{\frac{(n-1)V_{BS}}{nV_T}} \tag{2} \]

hurahisishwa kuwa katika umbo hili, na:

\[ I_S=I_{D0}\frac{W}{L} \]

hufafanuliwa hivyo.

Mlinganyo (2) unaonyesha kwamba volteji za gate na bulk huathiri mkondo wa drain kwa namna ya exponential. Hata hivyo, katika mgawo wa exponential wa volteji ya bulk kuna kipengele \((n-1)\); kwa kuwa \(n-1\) ni chini ya moja, terminali ya bulk haiwezi kutoa udhibiti wa channel wenye nguvu kama gate.

Masafa ya weak inversion yanayopendelewa na chanzo

Chanzo kinatoa hali ifuatayo ili uwiano wa \(g_m/I_D\) ubaki karibu na kiwango cha juu na takriban thabiti:

\[ V_{th0}-4V_T < V_{GS} < V_{th0}-3V_T \tag{3} \]

Chanzo kinatoa sharti hili.

Hapa kuna jambo muhimu la istilahi. Ingawa neno “deep-subthreshold” linatumika katika kichwa cha makala na sehemu nyingi, sehemu ya kinadharia inaeleza kuwa inaposhukwa zaidi katika eneo la \(V_{GS}<V_{th0}-4V_T\), mismatch huongezeka, mikondo ya leakage inaweza kuwa ya kiwango kinacholingana na \(I_D\), na athari za mobility/trap huwa muhimu zaidi; kwa hiyo eneo hili la kina kupita kiasi linapaswa kuepukwa. Hivyo si sahihi kufasiri “deep-subthreshold” kama maana ya kupunguza volteji bila kikomo kwa thamani zote za VGS.

Kwa nini transconductance ya gate na bulk ni tofauti?

Gate transconductance ni usikivu wa small-signal wa mkondo wa drain kwa volteji ya gate:

\[ g_m= \frac{\partial I_D}{\partial V_{GS}} = \frac{I_D}{nV_T} \tag{4} \]

Kitengo cha \(g_m\) ni siemens (S). Kwa mkondo uleule wa drain, \(V_T\) huongezeka kadiri \(n\) na \(g_m\) zinavyopungua. Uhusiano huu unaeleza kwa nini weak inversion hutoa ufanisi wa juu wa \(g_m/I_D\):

\[ \frac{g_m}{I_D}=\frac{1}{nV_T} \]

Bulk transconductance ni:

\[ g_{mb}= \frac{\partial I_D}{\partial V_{BS}} = (n-1)g_m \tag{5} \]

Kwa hiyo, ikiwa \(n=1,2\), uwiano wa kinadharia ni takriban 0,2; ikiwa \(n=1,4\), ni takriban 0,4. Huu ndio uhusiano msingi wa kihisabati unaoeleza kwa nini hatua ya ingizo ya BD ina transconductance ya chini kuliko hatua ya ingizo ya GD katika sehemu ileile ya uendeshaji.

Mgawo η wa athari ya bulk

Katika strong inversion, chanzo kinaonyesha uwiano wa \(g_{mb}/g_m\) kwa \(\eta\):

\[ \eta= \frac{g_{mb}}{g_m} = \frac{\gamma} {2\sqrt{2\phi_F-V_{BS}}} \tag{6} \]

\(\gamma\) ni mgawo wa MOS body-effect, \(\phi_F\) ni Fermi potential na \(V_{BS}\) ni volteji ya bulk-source. \(\eta\) ni uwiano usio na kipimo.

Depletion capacitance hutolewa kama:

\[ C_{dep} = \frac{\varepsilon_{si}}{x_d} = \sqrt{ \frac{q\varepsilon_{si}N_A} {2(2\phi_F-V_{BS})} } \tag{7} \]

\(\varepsilon_{si}\) ni permittivity ya umeme ya silicon, \(x_d\) ni upana wa eneo la depletion na \(N_A\) ni msongamano wa acceptor doping.

Chanzo kinatoa:

\[ \gamma= \frac{\sqrt{2q\varepsilon_{si}N_A}} {C_{ox}} \]

na kwa kuweka usemi huu katika Mlinganyo (6), hufikia:

\[ \eta= \frac{\sqrt{2q\varepsilon_{si}N_A}} {2C_{ox}\sqrt{2\phi_F-V_{BS}}} = \frac{C_{dep}}{C_{ox}} \tag{8} \]

matokeo haya.

Hivyo:

\[ \eta= \frac{C_{dep}}{C_{ox}} = n-1 \tag{9} \]

hupatikana.

Ujumbe mkuu wa mnyororo huu wa milinganyo ni kwamba, ingawa milinganyo ya kina ya transistor inayotumika katika strong na weak inversion ni tofauti, athari ya jamaa ya terminali ya bulk kwenye channel inahusiana na coupling ya capacitance ya depletion/oxide. Chanzo kinaeleza kuwa kwa \(n=1,2–1,4\), \(\eta\) inaweza kuwa takriban katika masafa ya 0,2–0,4.

Tofauti kuu kati ya strong na weak inversion

Kwa Nini Muundo wa Self-Cascode Unatumika Katika Volteji ya Chini Sana?

Self-cascode composite transistor (SCCT) ni muundo unaounganisha MOSFET mbili za aina moja kwa mfululizo na kuunganisha terminali zao za gate pamoja, hivyo kuongeza upinzani wa pato unaofaa kwa namna inayofanana na cascode ya kawaida huku ukipunguza hitaji la volteji ya ziada huru ya cascode bias. Utafiti huu unatumia SCCT hasa ili kufidia kwa sehemu hasara ya \(g_{mb}\) ndogo katika hatua ya ingizo ya BD kwa kutumia upinzani mkubwa zaidi wa pato.

Kanuni ya kufanya kazi ya topolojia ya self-cascode

Katika SCCT transistor mbili ni za aina moja. Chanzo kinaziita \(M_{casc}\) na \(M_{main}\). Ncha za gate za transistor zilizounganishwa kwa mfululizo ni za pamoja. Sehemu ya uendeshaji hurekebishwa kwa kuchagua uwiano wa W/L au urefu wa channel wa transistor ya chini/main tofauti na transistor ya juu/cascode.

Upinzani wa pato unaofaa wa self-cascode

Mlinganyo wa Chanzo (10):

\[ r_{out,eff} = r_{ds,casc} +r_{ds,main} + (g_{m,casc}+g_{mb,casc}) r_{ds,casc}r_{ds,main} \]

\[ r_{out,eff} \approx (g_{m,casc}+g_{mb,casc}) r_{ds,casc}r_{ds,main} \tag{10} \]

\(r_{ds,casc}\) na \(r_{ds,main}\) ni upinzani wa small-signal wa drain-source kwenye pato la transistor. \(g_{m,casc}\) na \(g_{mb,casc}\) ni thamani za gate na bulk transconductance za transistor ya juu.

Iwapo sehemu ya kuzidisha ndiyo inayotawala, upinzani wa pato wa kifaa changamano unaweza kuwa mkubwa sana kuliko \(r_{ds}\) ya MOSFET moja. Kwa kuwa ukuzaji wa volteji hutegemea zao la transconductance na upinzani wa pato, hali hii ni muhimu hasa katika hatua ya ingizo ya BD yenye \(g_{mb}\) ndogo.

Transconductance inayofaa ya SCCT

Mlinganyo wa Chanzo (11):

\[ g_{m,eff} = \frac{g_{m,main}} { 1+ \frac{1} { r_{ds,main} \left( g_{m,casc}+g_{mb,casc}+g_{ds,casc} \right) } } \approx g_{m,main} \tag{11} \]

Kwa sababu mkondo uleule wa small-signal hupita kwenye transistor zilizounganishwa kwa mfululizo na sehemu ya marekebisho katika denominator ni ndogo wakati wa saturation, transconductance inayofaa huamuliwa takriban na \(g_m\) ya transistor ya main.

Ukuzaji wa volteji wa self-cascode

\[ A_v = g_{m,eff}r_{out,eff} \approx g_{m,main} \left[ (g_{m,casc}+g_{mb,casc}) r_{ds,casc}r_{ds,main} \right] \tag{12} \]

Mlinganyo (12) unaonyesha kwamba ongezeko la gain la self-cascode halitokani na “kutengeneza transconductance ya bure”, bali hasa na kuongeza upinzani wa pato unaofaa.

Uteuzi wa W/L, urefu wa channel na volteji ya kizingiti

Chanzo kinajadili trade-off tatu muhimu katika muundo wa SCCT. Ikiwa mkondo uleule wa drain utadumishwa, lengo ni kuweka transistor ya BD katika eneo la juu la \(g_m/I_D\) la weak inversion kwa kutumia W/L kubwa zaidi. Ikiwa transconductance ileile inalengwa, BD OTA inaweza kuhitaji mkondo wa juu zaidi kwa takriban uwiano wa \(1/\eta\); jambo hili huongeza capacitance za parasitic.

Ili kuongeza upinzani wa pato, urefu wa channel wa \(M_{casc}\) unaweza kuongezwa. Kupungua kwa channel-length modulation huongeza \(r_{ds,casc}\), na hivyo kuongeza upinzani wa pato unaofaa katika Mlinganyo (10).

Kuhusu volteji ya kizingiti, chanzo kinajadili matumizi ya kifaa cha medium-threshold (MVT) katika transistor ya cascode na kifaa cha standard-threshold (SVT) katika transistor ya main. Uteuzi huu hutumiwa hasa kurahisisha kudumisha hali ya saturation ya takriban \(V_{DS}\geq3V_T\) chini ya usambazaji wa volteji ya chini sana.

Topolojia ya Gate-driven OTA

Muundo wa GD ni OTA ya hatua mbili. Ishara tofauti ya ingizo hutumika kwenye terminali za gate za jozi ya SCCT ya ingizo ya p-channel. Terminali za bulk za transistor za ingizo huunganishwa kwenye volteji ya bias ya \(V_A\) isiyobadilika.

Mkondo wa tail hutolewa kupitia M7. Mizigo hai ya M3/M4 SCCT hubadilisha mkondo tofauti kuwa ishara ya single-ended. Katika hatua ya pili ya gain hutumiwa transistor changamano ya M6 common-source na muundo wa mzigo wa M5.

Chanzo kinaeleza kwamba katika muundo wa GD, stack ya wima ya transistor inahitaji takriban 5 \(V_{DS,SAT}\) za headroom. Kwa dhana ya kawaida ya \(V_{DS,SAT}\approx100\) mV, usambazaji unaohitajika ni takriban 500 mV.

Frequency compensation hutolewa kwa kutumia current-buffer Miller compensation pamoja na \(C_C\).

Topolojia ya Bulk-driven OTA

Hatua ya kwanza ya muundo wa BD ni jozi tofauti ya ingizo isiyo na tail. Athari ya ingizo huundwa kupitia terminali za bulk. SCCT za M3/M4 hufanya kazi ya mzigo hai na ubadilishaji wa differential-to-single-ended.

Hatua ya pili ni muundo wa gate-driven common-source. Kuunganisha terminali ya bulk ya transistor ya mzigo M5 kwenye ingizo linalogeuza kunahusishwa na tabia ya class-AB katika chanzo.

Mtandao msaidizi wa bias unaojumuisha transistor M7–M10 huzalisha volteji \(V_B\). Volteji hii ya bias hujibu mabadiliko ya kiwango cha common-mode cha ingizo kwa lengo la kuimarisha mikondo ya uendeshaji katika matawi tofauti na ya pato.

Kwa kuwa muundo wa BD hutumia stack ya wima yenye transistor zisizozidi nne, unahitaji takriban 4 \(V_{DS,SAT}\) za headroom. Kwa \(V_{DS,SAT}\approx100\) mV, chanzo kinatoa usambazaji wa chini zaidi wa takriban 400 mV.

Ukuzaji wa DC wa OTA ya hatua mbili

Chanzo kinafafanua jumla ya differential DC gain ya OTA ya hatua mbili kama:

\[ A_{DM}(0) = G_{m1}R_{o1}G_{m2}R_{o2} \tag{13} \]

hivyo.

\(G_{m1}\) na \(G_{m2}\) ni thamani za transconductance zinazofaa za hatua ya kwanza na ya pili; \(R_{o1}\) na \(R_{o2}\) ni upinzani wa pato wa hatua hizo. Gain ni uwiano wa V/V usio na kipimo na huwasilishwa katika matokeo kama dB.

Kwa kuwa hatua ya pili na upinzani wa pato hujaribiwa kuwekwa sawa katika miundo yote miwili, tofauti kuu hutokea katika hatua ya kwanza. Kwa GD, \(G_{m1}=g_m\), na kwa BD, \(G_{m1}=g_{mb}\), hivyo:

\[ \frac{A_{DM}^{GD}(0)} {A_{DM}^{BD}(0)} = \frac{g_{m1a,2a}} {g_{mb1a,2a}} = \frac{1}{\eta} \tag{14} \]

hupatikana. Kwa mfano, ikiwa \(\eta=0,38\), uwiano wa gain wa kichanganuzi uliorahisishwa huwa takriban \(1/0,38\). Tofauti ya dB hutolewa na chanzo kupitia \(20\log(1/\eta)\) kama takriban 8,4 dB; tofauti halisi ya usimulizi wa kawaida ni takriban 12 dB.

Uhusiano kati ya GBW na capacitance ya compensation

Katika OTA ya hatua mbili, dominant pole huundwa kwa Miller compensation. Kutokana na uhusiano:

\[ \omega_{p1} = \frac{1} {R_{o1}G_{m2}R_{o2}C_C} \]

chanzo kinatumia matokeo:

\[ GBW= \frac{G_{m1}}{C_C} \tag{15} \]

haya.

Upande wa kulia wa mlinganyo una dimension ya s⁻¹. Chanzo kinatumia hili kama uhusiano wa GBW, huku matokeo ya usimulizi yakiripotiwa katika kHz. Katika maelezo ya Verianla, ufafanuzi wa mlinganyo wa chanzo haujabadilishwa.

Kwa nini phase margin inategemea pole ya pili?

Wakati athari ya right-half-plane zero inapopuuzwa, chanzo kinaonyesha phase margin kama:

\[ \phi_m= 90^\circ- \arctan \left( \frac{GBW}{\omega_{p2}} \right) \tag{16} \]

hivyo.

Kwa kuwa pole ya pili inahusiana takriban na transconductance ya hatua ya pili na load capacitance, kwa kuweka misemo husika katika Mlinganyo (16):

\[ \phi_m= 90^\circ- \arctan \left( \frac{G_{m1}C_L} {G_{m2}C_C} \right) \tag{17} \]

hupatikana.

Hapa \(C_L\) ni load capacitance na \(C_C\) ni Miller compensation capacitance. Ikiwa \(G_{m1}\) inapungua, inaonekana kwamba \(C_C\) pia inaweza kupunguzwa ili kudumisha phase margin ileile.

Kwa kuwa katika hatua ya ingizo ya BD \(G_{m1}=g_{mb}=\eta g_m\), chanzo hutengeneza uhusiano:

\[ C_C^{BD} \approx \eta C_C^{GD} \tag{18} \]

huu.

Kwa sababu saketi halisi ina athari za daraja la pili, uwiano wa \(C_C^{BD}/C_C^{GD}\) katika usimulizi si sawa kabisa na \(\eta\). Chanzo kilichagua 600 fF kwa BD na 1,8 pF kwa GD.

Kwa Nini Bulk-Driven OTA Inaweza Kuonyesha Slew Rate ya Juu Zaidi?

Sababu kuu ya bulk-driven OTA kuonyesha slew-rate ya juu ni kwamba, kwa lengo sawa la uthabiti, transconductance ya chini ya \(G_{m1}\) huruhusu matumizi ya Miller compensation capacitance ndogo zaidi. Kwa kuwa kwa mkondo uleule wa bias \(SR_{int}=I_{bias}/C_C\), kupungua kwa \(C_C\) huongeza slew-rate ya ndani; chanzo pia kinaeleza kwamba sifa za kutokuwa na tail/class-AB za topolojia ya BD huchangia transient ya ishara kubwa.

Mlinganyo wa slew-rate ya ndani

\[ SR_{int} = \frac{I_{bias}}{C_C} \tag{19} \]

Ikiwa \(I_{bias}\) iko katika amperes na \(C_C\) katika farads, matokeo huwa na kitengo cha V/s. Kwa mkondo uleule, ikiwa \(C_C\) inapungua kwa nusu, slew-rate bora ya ndani huongezeka mara mbili. Matumizi ya 600 fF kwa BD na 1,8 pF kwa GD ni sababu kuu ya usanifu wa faida hii.

Mlinganyo wa kelele

Chanzo kinatoa takriban power spectral density ya kelele ya volteji inayorejelewa kwenye ingizo kama:

\[ S_{v,in}(f) \approx \frac{8kT\gamma}{G_{m1}} \left( 1+ \frac{g_{m3b,4b}} {G_{m1}} \right) + \frac{K_f} {C_{OX}^2WLf} \tag{20} \]

hivyo.

Sehemu ya kwanza inawakilisha kipengele cha kelele ya thermal/white, na sehemu ya pili inawakilisha kipengele cha 1/f flicker noise. \(k\) ni konstanti ya Boltzmann, \(T\) ni joto, na \(\gamma\) ni mgawo wa thermal noise; chanzo kinakumbusha thamani ya takriban 2/3 kwa transistor za channel ndefu. \(K_f\) ni mgawo wa flicker noise, \(C_{OX}\) ni gate oxide capacitance kwa kila eneo, \(W\) na \(L\) ni geometri za transistor na \(f\) ni frequency.

Kwa kuwa \(G_{m1}\) iko kwenye denominator, transconductance ya chini ya ingizo husababisha thermal noise kubwa zaidi. Hapa ndipo hasara kuu ya kelele ya BD inapotoka.

Mlinganyo wa CMRR wa muundo wa GD

Common-Mode Rejection Ratio (CMRR) ni uwiano wa differential gain dhidi ya common-mode gain. Chanzo kinatoa DC CMRR ya GD OTA kama:

\[ CMRR_{GD}(0) \approx 2 \frac{g_{m1,2}+g_{mb1,2}} {\varepsilon} r_{d7} \tag{21} \]

hivyo.

\(r_{d7}\) ni upinzani wa pato wa chanzo cha mkondo wa tail M7. \(\varepsilon\) inawakilisha hitilafu ya jamaa ya current mirror ya M3B–M4B na chanzo kinaifafanua kama \(i_{d4}/i_{d3}=1+\varepsilon\).

Uhusiano wa PSRR wa muundo wa GD

Power-Supply Rejection Ratio (PSRR) huonyesha kiwango ambacho mabadiliko katika usambazaji yanazuiliwa kabla ya kufika kwenye pato. Chanzo kinatumia uhusiano:

\[ PSRR_{GD}(0) \approx 2\frac{g_{m1,2}}{\varepsilon}r_{d7} \approx \frac{g_{m1,2}} {g_{m1,2}+g_{mb1,2}} CMRR_{GD}(0) \tag{22} \]

huu. Kwa hiyo, katika saketi ya GD, thamani za DC PSRR na CMRR zinatarajiwa kuwa katika kiwango kinachofanana.

Tabia ya common-mode ya mtandao msaidizi wa bias wa BD

Katika muundo wa BD, ingizo la common-mode hubadilisha volteji \(V_B\) kupitia mtandao msaidizi wa bias. Chanzo kinatoa:

\[ v_{B,CM} = - \frac{ 2g_{mb7A,8A}R_{oB} }{ 1+2g_{m7A,8A}R_{oB} } v_{i,CM} \tag{23} \]

uhusiano huu.

Chanzo pia kinafafanua upinzani sawa wa small-signal wa mtandao msaidizi kama:

\[ R_{oB}=(g_mr_d)_{9A}r_{d9B} \]

hivyo.

Mchango wa mabadiliko haya ya bias kwenye mkondo wa small-signal katika jozi ya ingizo ni:

\[ i_{d1A,2A,CM} = g_{m1A,2A}v_{B,CM} + g_{mb1A,2A}v_{i,CM} \tag{24} \]

hivyo.

Mlinganyo (23) unapowekwa katika Mlinganyo (24):

\[ i_{d1A,2A,CM} = \frac{g_{mb1A,2A}} {1+2g_{m7A,8A}R_{oB}} \left[ 1+ 2R_{oB} \left( g_{m7A,8A} - g_{m1A,2A} \frac{g_{mb7A,8A}} {g_{mb1A,2A}} \right) \right] v_{i,CM} \tag{25} \]

hupatikana.

Usemi wa CMRR wa muundo wa BD

Kwa kuchukulia differential gain ya hatua ya ingizo kuwa \(A_{DM}^{BD}(0)=g_{mb1a,2a}R_{o1}\), chanzo hufikia:

\[ CMRR_{BD}(0) = \frac{ 1+2g_{m7A,8A}R_{oB} }{ \left[ 1+ 2 \left( g_{m7A,8A} - g_{m1A,2A} \frac{g_{mb7A,8A}} {g_{mb1A,2A}} \right) R_{oB} \right] \varepsilon' } \tag{26} \]

usemi huu.

\(\varepsilon'\) ni neno la jamaa la mismatch la current mirror husika ya M3B–M4B katika muundo wa BD. Tafsiri ya kichanganuzi ya chanzo ni hii: ikiwa transistor msaidizi M7–M8 zitalinganishwa kwa uwiano unaofaa na transistor kuu za ingizo M1–M2, neno la tofauti ndani ya mabano linaweza kufutwa kwa kiasi kikubwa. \(R_{oB}\) kubwa pia huongeza common-mode feedback gain katika numerator. Kwa hiyo, licha ya \(g_{mb}\) ndogo ya BD, thamani ya DC CMRR inaweza kushindana na GD au kuwa kubwa zaidi katika hali fulani.

Mbinu na Matokeo ya Utafiti

Msingi wa usimulizi wa ulinganisho

Saketi zote mbili zimetekelezwa kwa modeli ileile ya teknolojia ya 180 nm TSMC CMOS. Chanzo kinatumia madaraja mawili ya volteji ya kizingiti katika miundo ya SCCT.

• nMOS medium-threshold \(V_{TH0}\): 310 mV
• nMOS standard-threshold \(V_{TH0}\): 500 mV
• pMOS medium-threshold \(V_{TH0}\): −240 mV
• pMOS standard-threshold \(V_{TH0}\): −490 mV

Vipimo vya transistor vimeboreshwa ili kukidhi kigezo cha subthreshold saturation cha takriban \(|V_{DS}|=100\) mV.

Geometri za transistor na mipangilio msingi ya muundo

Parameta za kawaida za small-signal

Chanzo kinapata uwiano wa \(\eta\approx0,38\) kwa makundi yote mawili husika ya transistor kutokana na thamani hizi. Katika saketi ya BD, uwiano kati ya 105,8 nS ya bulk transconductance na 276,2 nS ya gate transconductance hutoa takriban thamani hii.

Jibu la kawaida la frequency

Muundo wa GD ulionyesha DC gain ya kawaida iliyo takriban 12 dB juu zaidi. Kwa mujibu wa uhusiano rahisi wa \(\eta\) wa chanzo, tofauti ya kinadharia ni 8,4 dB; tofauti halisi ya usimulizi kuwa kubwa zaidi inahusishwa na kutokuwa sawa kabisa kwa upinzani wa pato na athari za saketi za daraja la pili.

Chanzo kinaeleza kuwa mikunjo ya frequency ya GD na BD ina mteremko unaofanana katika maeneo ya frequency ndogo, lakini katika muundo wa GD frequency ya kuvuka hufika hadi 30,9 kHz kutokana na peaking katika eneo la unity-gain. Thamani inayolingana kwa BD ni 19,35 kHz.

Peaking katika GD inahusishwa na complex-conjugate poles katika chanzo na inaelezwa kuwa compensation yake ni ngumu zaidi kuliko katika muundo wa BD.

Chanzo kinajadili kwamba bandwidth ya topolojia zote mbili inaweza kutosha kwa front-end za ECG, EEG na EMG za matumizi ya biopotential ya frequency ndogo yanayoanzia kiwango cha mHz hadi takriban 10 kHz. Kauli hii si uthibitisho wa kliniki; ni ulinganisho wa kihandisi wa bandwidth ya saketi na masafa yanayojulikana ya frequency za biopotential.

Tabia ya frequency ya CMRR na PSRR

Katika DC ya kawaida, CMRR ya BD imeripotiwa kuwa takriban 115 dB, na ya GD kuwa 106 dB. Hivyo BD imetoa matokeo ya juu zaidi katika kukandamiza ishara ya common-mode katika hali ya kawaida ya DC.

Kwa PSRR, thamani za kawaida za DC ziko karibu zaidi: GD 107 dB, BD 104,5 dB. Hata hivyo, kadiri frequency inavyoongezeka, GD PSRR imeripotiwa kudumisha bandwidth pana zaidi. Katika mfano wa chanzo, karibu 10 kHz GD inaendelea kudumisha takriban 50 dB ya rejection, ilhali jibu la BD linazorota kwa kiasi kikubwa.

Transient ya small-signal na large-signal

Chanzo kilitumia ingizo la 20 mV peak-to-peak kwa jaribio la step la small-signal. Nyakati za kawaida za settling za +/− %1 ni:

• BD: 95,47 / 79,83 μs
• GD: 112,9 / 98,37 μs

Jaribio la large-signal lilifanywa kwa ingizo la 300 mV peak-to-peak. Katika hali ileile ya quiescent current, imeonyeshwa kuwa mwinuko wa BD ni mkali zaidi na hutoa tabia ya large-signal ya haraka zaidi. Chanzo kinahusisha hili moja kwa moja na \(C_C\) ndogo inayohitajika kwa BD.

Matokeo ya kelele

Katika flicker noise ya 10 mHz, 96,4/36,7 ni takriban 2,6; katika white noise ya 1 kHz, 1,45/0,56 pia ni takriban 2,6. Chanzo kinasisitiza kwamba uwiano huu unalingana takriban na \(1/\eta\approx2,6\).

Uchanganuzi wa process corner

Katika muundo wa CMOS, TT, FF, FS, SS na SF ni majina ya kawaida ya process corner. Herufi ya kwanza huwakilisha daraja la kasi la nMOS na ya pili daraja la kasi la pMOS; T ni typical, F fast na S slow. Maelezo haya ni maarifa ya jumla ya muundo wa CMOS kwa ajili ya kuelewa majina ya process corner; matokeo ya namba yanatokana na usimulizi wa chanzo.

Chanzo kinaeleza kwamba topolojia zote mbili kwa ujumla zinaonyesha tabia thabiti chini ya process corners. GD inadumisha faida yake katika gain na kelele, huku CMRR na metrika za large-signal za BD zikibaki imara katika corners nyingi.

Uchanganuzi wa Monte Carlo mismatch wa iteresheni 1000

Uchanganuzi wa Monte Carlo unatathmini usikivu wa process mismatch kama usambazaji wa kitakwimu badala ya usimulizi mmoja wa kawaida. Chanzo kinaeleza kuwa miundo yote miwili ina standard deviations zinazoweza kulinganishwa katika metrika nyingi, huku pia kikionyesha kwa namba kwamba usambazaji wa offset ni mpana zaidi hasa katika BD.

Mabadiliko ya joto

Katika miundo yote miwili, DC gain na GBW hupungua katika 80 °C. GD hutoa gain na GBW kubwa zaidi katika joto zote, huku BD ikiendelea na faida yake katika metrika za large-signal. Chanzo kinasisitiza hasa kwamba katika 80 °C, CMRR ya BD ilikuwa kubwa sana kuliko ya GD.

Mabadiliko ya volteji ya usambazaji

Chanzo kinaeleza kwamba utendaji wa BD ni nyeti zaidi kwa volteji ya usambazaji kuliko GD. Sababu ni kwamba bulk transconductance inategemea sana hali za bias na substrate.

Bulk-Driven OTA Inapata Faida Gani Katika Masafa ya Common-Mode ya Ingizo?

Jedwali la 9 la chanzo linaonyesha kwamba BD OTA hudumisha utendaji unaoweza kutumika vizuri zaidi kuliko GD wakati volteji ya common-mode ya ingizo inakaribia rail za usambazaji. Sababu kuu ni kwamba katika njia ya ingizo ya BD, volteji ya kizingiti ya gate haipunguzi moja kwa moja headroom ya ishara; hata hivyo, inapokaribia sana rail, utendaji wa BD pia huzorota, na neno rail-to-rail halimaanishi kwamba metrika zote hubaki thabiti katika kila kiwango cha ingizo.

Katika mstari wa 390 mV wa Jedwali la 9 la chanzo, seli ya muda wa settling wa %1 ya GD imechapishwa katika PDF kama “577.7335.9”. Kwa kuwa hakuna alama ya kutenganisha inayoonekana kati ya namba hizo mbili, maandishi ya Verianla hayajabadilisha thamani hii kwa kukisia kuwa “577,7/335,9 μs” au thamani nyingine. Katika mstari huohuo, nyakati za settling za BD zinasomeka 128,6 / 95,6 μs.

Maana ya ulinganisho wa state-of-the-art

Jedwali la 10 la chanzo linalinganisha matokeo yaliyopendekezwa/yaliyokusanywa dhidi ya tafiti za hivi karibuni za ULV/ULP OTA. Jambo muhimu katika jedwali hili ni kwamba si safu zote zina aina ileile ya ushahidi. Katika tanbihi zimewekewa alama a = measured, b = estimated, c = simulated, d = single-ended na e = wastani wa sampuli nne.

Kulingana na tafsiri ya chanzo, GBW kubwa zaidi ya GD huipa FOM_S faida, huku kasi kubwa ya large-signal ya BD ikiipa FOM_L faida.

Matokeo yanayoungwa mkono na utafiti

• Katika teknolojia ileile na hali za bias zinazoweza kulinganishwa, GD OTA hutoa transconductance ya ingizo ya juu zaidi na DC gain ya kawaida ya juu zaidi.
• GD OTA hutoa matokeo bora kuliko BD kwa white noise na flicker noise zinazorejelewa kwenye ingizo.
• BD OTA inaweza kufanya kazi kwa volteji ya chini zaidi ya usambazaji.
• Muundo wa ingizo wa BD hupunguza kwa kiasi kikubwa kikomo cha headroom kinacholetwa na volteji ya kizingiti ya gate kwenye njia ya ishara ya ingizo.
• BD OTA inaweza kutoa faida kubwa dhidi ya GD katika masafa ya common-mode ya ingizo, hasa katika viwango vilivyo karibu na rail za usambazaji.
• Muundo wa SCCT una ufanisi katika kuongeza upinzani wa pato na gain katika topolojia zote mbili.
• \(G_{m1}\) ndogo ya BD huruhusu Miller compensation capacitance ndogo zaidi kutumiwa kwa phase margin inayofanana.
• \(C_C\) ndogo huchangia kwa msingi katika faida ya BD OTA kwenye large-signal slew-rate na settling time.
• CMRR ya BD inaweza kuwa nzuri kama ya GD au kubwa zaidi katika hali za kawaida na baadhi ya hali za PVT.
• Miundo yote miwili inaweza kufanya kazi chini ya process corners, mabadiliko ya joto na usambazaji; hata hivyo, usikivu wao kwa kila metrika si sawa.
• Matokeo ya Monte Carlo ya iteresheni 1000 yamewezesha athari za mismatch kutathminiwa kwa kiasi katika miundo yote miwili.

Ujumlishaji ambao utafiti hauungi mkono

Utafiti hauonyeshi kwamba BD OTA ni bora kuliko GD OTA katika kila matumizi. Wakati vigezo kama kelele, DC gain na bandwidth vinapewa kipaumbele, GD ina faida zilizo wazi.

Utafiti pia hauonyeshi kwamba GD OTA ni bora katika matumizi yote ya volteji ya chini sana. Wakati headroom ya ingizo na uendeshaji wa common-mode ulio karibu na rail-to-rail unahitajika, muundo wa BD hutoa faida iliyo wazi.

Ulinganisho wa moja kwa moja uliopo si kipimo cha maabara cha chipu mbili mpya za kimwili. Matokeo yanayoweza kulinganishwa ya saketi zote mbili yanatokana na usimulizi wa pre-layout. Matokeo yaliyopimwa ya utekelezaji wa awali wa BD yanatumika kando katika ulinganisho wa fasihi.

Matokeo katika process ya 180 nm TSMC iliyotumika katika utafiti hayawezi kuhamishwa moja kwa moja kwa namba zilezile kwenda kwenye nodes nyingine za CMOS, foundry processes nyingine au miundo tofauti ya ufikivu wa body wa transistor.

Utekelezaji wa muundo wa bulk-driven unahitaji terminali za bulk zinazoweza kufikiwa. Chanzo kinajadili katika utangulizi vizuizi vya utekelezaji kama hitaji la triple-well au independent-well process, hatari ya forward bias ya junction ya bulk-source na masuala ya latch-up.

Ingawa chanzo kinajadili kwamba hali chini ya 0,4 V zinaweza kupunguza forward bias kali ya junction ya body-source, hali hii haipaswi kufasiriwa kama dhamana ya jumla ya usalama kwa process zote na hali zote za layout.

Nguvu kuu za utafiti

Moja ya nguvu za utafiti ni kwamba hautathmini tofauti kati ya BD na GD kwa thamani moja tu ya kawaida ya gain; badala yake, unashughulikia milinganyo ya uchanganuzi katika kiwango cha transistor, frequency compensation, kelele, CMRR/PSRR, slew-rate, process corners, joto, usambazaji, ingizo la common-mode na matokeo ya Monte Carlo mismatch kwa pamoja.

Nguvu ya pili ni kwamba ulinganisho umefanywa katika modeli ileile ya teknolojia ya CMOS na kwa msingi wa mkondo uleule wa bias wa 10 nA. Volteji za usambazaji zilichaguliwa kulingana na mahitaji halisi ya headroom ya topolojia: 0,4 V kwa BD na 0,5 V kwa GD.

Vikwazo vikuu

• Ulinganisho wa moja kwa moja wa sasa wa BD–GD unategemea usimulizi wa pre-layout.
• Hakuna kipimo cha kimwili cha wigo uleule kwa toleo la GD.
• Teknolojia imewekewa kikomo cha 180 nm TSMC.
• Ufikivu wa terminali ya bulk unategemea uteuzi wa process.
• Katika muundo wa BD, \(g_{mb}\) ndogo huathiri vibaya kelele na small-signal gain.
• Kwa kuwa bulk transconductance ni nyeti kwa hali za bias na substrate, BD inaweza kuwa na usikivu mkubwa zaidi kwa mabadiliko ya usambazaji.
• Katika Jedwali la 9 la chanzo, mgawanyiko wa kitipografia wa seli moja ya settling-time haueleweki; thamani hii haijarekebishwa kwa kukisia nje ya chanzo.
• Istilahi ya “deep-subthreshold” ya makala inapaswa kusomwa pamoja na maelezo baada ya Mlinganyo (3), yanayosema kuwa eneo la subthreshold lililo la kina zaidi linapaswa kuepukwa.

Maana ya kihandisi ya matokeo

Ujumbe muhimu zaidi wa utafiti ni kwamba mbinu ya bulk-driven haipaswi kutathminiwa tu kama “mbadala mbaya wa gate kwa sababu ya transconductance ndogo”. Muundo wa BD hutatua tatizo la headroom linalokumba muundo wa gate-driven katika volteji za chini sana kwa kutumia terminali tofauti ya kudhibiti transistor; kwa upande mwingine hulipia gharama katika gain na kelele.

Mbinu ya self-cascode haiongezi moja kwa moja transconductance ndogo ya BD. Badala yake, hujaribu kudumisha gain ya jumla kwa kuongeza upinzani wa pato unaofaa. Tofauti hii ni muhimu; SCCT si muundo unaobadilisha \(g_{mb}\) kuwa \(g_m\).

Vivyo hivyo, faida ya slew-rate ya juu ya BD haipaswi kufasiriwa kama “terminali ya bulk ni ya haraka zaidi kimwili”. Katika uchanganuzi wa chanzo, utaratibu mkuu ni uwezo wa kutumia compensation capacitance ndogo kutokana na \(G_{m1}\) ndogo zaidi, pamoja na tabia ya large-signal ya muundo wa pato wa BD.

Kwa hiyo, uchaguzi wa muundo unategemea mahitaji lengwa. Ikiwa gain ya juu, kelele ndogo na bandwidth ya small-signal ya juu vinapewa kipaumbele, GD ni chaguo linalofaa; ikiwa volteji ya chini sana ya usambazaji, masafa ya common-mode ya ingizo yaliyo karibu na rail na tabia imara ya large-signal transient vinapewa kipaumbele, BD ni sehemu inayofaa zaidi ya kuanzia.

Maelezo ya Chanzo na Mbinu

Kichwa asilia: Bulk-Driven vs. Gate-Driven OTAs in Deep-Subthreshold ULV Operation: Analytical and Robustness Comparison in Self-Cascode Architectures

Waandishi: Salvatore Pennisi; Marco Privitera; Muhammad Omer Shah.

Mpangilio wa waandishi: Mpangilio wa chanzo umehifadhiwa kama ulivyo.

Mchango sawa: Chanzo hakina taarifa ya waandishi wa kwanza sawa/mchango sawa.

Mwandishi wa mawasiliano: Salvatore Pennisi.

Taasisi: DIEEI — Dipartimento di Ingegneria Elettrica Elettronica e Informatica, University of Catania, 95125 Catania, Italy.

Jarida: Chips.

Mchapishaji: MDPI, Basel, Switzerland.

Juzuu / toleo / namba ya makala: 5 / 2 / 14.

DOI: 10.3390/chips5020014.

Kiungo rasmi cha DOI: https://doi.org/10.3390/chips5020014

Tarehe ya kupokelewa: 1 Mei 2026.

Tarehe ya marekebisho: 7 Juni 2026.

Tarehe ya kukubaliwa: 12 Juni 2026.

Tarehe ya kuchapishwa: 14 Juni 2026.

Aina ya chanzo: Article — makala asilia ya utafiti inayotegemea uchanganuzi na usimulizi wa saketi.

Hali ya peer review: Chips ni jarida la kimataifa la MDPI lenye peer review na open access; utafiti ni makala ya jarida iliyochapishwa.

Hali ya preprint: Makala iliyochunguzwa haitaji toleo tofauti la preprint. Utafiti unaeleza wazi kwamba unapanua mawasiliano ya awali ya waandishi katika mkutano wa 2025 ICECS.

Leseni: Creative Commons Attribution — CC BY.

Mbinu kuu ya kisayansi: Modeli ya uchanganuzi ya MOS katika weak inversion/subthreshold; uchanganuzi wa small-signal wa self-cascode; ulinganisho wa usimulizi wa pre-layout wa OTA za hatua mbili za BD na GD; uchanganuzi wa process-corner, joto, VDD, common-mode ya ingizo na Monte Carlo mismatch.

Teknolojia ya CMOS: TSMC 180 nm.

Mkondo mkuu wa bias: 10 nA.

Usambazaji wa kawaida: BD = 0,4 V; GD = 0,5 V.

Compensation ya kawaida: BD = 600 fF; GD = 1,8 pF.

Monte Carlo: iteresheni 1000, 27 °C.

Tofauti ya jaribio / usimulizi: Ulinganisho wa moja kwa moja wa BD–GD katika makala hii unategemea usimulizi mbili za pre-layout. Utafiti wa awali wa BD wa chanzo ulithibitishwa kwa kipimo cha kimwili; kwa sababu hakuna data ya kipimo sawa cha GD, ulinganisho wa sasa umewekwa katika msingi wa usimulizi.

Michango ya waandishi: Uundaji wa dhana: Salvatore Pennisi. Usimamizi wa data: Muhammad Omer Shah na Marco Privitera. Rasimu ya kwanza: Salvatore Pennisi na Muhammad Omer Shah. Mapitio na uhariri: waandishi wote. Uchanganuzi rasmi: waandishi wote. Usimamizi: Salvatore Pennisi.

Ufadhili: Utafiti uliendelezwa ndani ya mradi wa SAMOTHRACE (ECS00000022) na kufadhiliwa na MUR-PNRR kupitia European Union NextGeneration EU.

Kamati ya maadili: Haitumiki.

Ridhaa iliyoarifiwa: Haitumiki.

Upatikanaji wa data: Waandishi wanaeleza kwamba michango asilia ya utafiti ipo ndani ya makala na kwamba maswali ya ziada yanaweza kuelekezwa kwa mwandishi wa mawasiliano.

Mgongano wa maslahi: Waandishi wametangaza kuwa hakuna mgongano wa maslahi.

Utata wa kitipografia ndani ya chanzo: Katika mstari wa ICM = 390 mV wa Jedwali la 9, seli ya muda wa settling wa %1 ya GD inaonekana katika PDF kama “577.7335.9”. Kwa kuwa kitenganishi hakiko wazi katika chanzo, Verianla haijabadilisha thamani hii kwa kukisia.

Dokezo la istilahi: Makala hutumia neno “deep-subthreshold” katika muktadha wa jumla wa uendeshaji wa ULV; sehemu ya kinadharia inaeleza kwamba katika uendeshaji wa kina zaidi katika eneo la \(V_{GS}<V_{th0}-4V_T\), athari za mismatch, leakage na trap huongezeka na kwamba eneo hili linapaswa kuepukwa.