Əməliyyat transkeçiricilik gücləndiricisi (Operational Transconductance Amplifier, OTA), girişindəki diferensial gərginliyi çıxış cərəyanına çevirən analoq gücləndirici struktur blokudur. Bu tədqiqat ultra aşağı gərginlikli (Ultra-Low-Voltage, ULV) və ultra aşağı güclü (Ultra-Low-Power, ULP) CMOS dövrələrində iki OTA yanaşmasını müqayisə edir: giriş siqnalının MOSFET-in gate terminalına tətbiq olunduğu gate-driven (GD, gate ilə idarə olunan) quruluş ilə siqnalın MOSFET-in body/bulk terminalına tətbiq olunduğu bulk-driven (BD, bulk ilə idarə olunan) quruluş. Müqayisə analitik dövrə tənliklərinə və eyni 180 nm TSMC CMOS texnologiya modeli ilə aparılan pre-layout simulyasiyalarına əsaslanır.

Tədqiqatın əsas mühəndislik problemi belədir: GD MOS tranzistoru giriş siqnalını kanal üzərində daha güclü idarə etdiyinə görə daha yüksək transkeçiricilik, qazanc və daha aşağı səs-küy təmin edə bilər; lakin çox aşağı qidalanma gərginliklərində gate-source gərginliyi və hədd gərginliyi tələbləri giriş common-mode diapazonunu məhdudlaşdırır. BD yanaşmasında giriş siqnalı bulk terminalından tətbiq edildiyi üçün giriş yolu MOS hədd gərginliyinə eyni şəkildə bağlı deyil və rail-to-rail-ə yaxın giriş common-mode işi mümkün olur. Bunun əvəzində bulk transkeçiriciliyi \(g_{mb}\), gate transkeçiriciliyi \(g_m\)-dən aşağıdır.

Tədqiqat bu çatışmazlığı azaltmaq üçün hər iki OTA-da self-cascode composite transistor (SCCT) istifadə edir. SCCT eyni tipli iki MOSFET-in ardıcıl qoşulduğu və gate terminallarının birləşdirildiyi mürəkkəb tranzistor quruluşudur. Əsas məqsədi klassik cascode-un əlavə bias gərginliyi və gərginlik headroom xərclərini mümkün qədər artırmadan effektiv çıxış müqavimətini yüksəltmək və bununla gərginlik qazancını artırmaqdır.

Nominal şərtlərdə GD OTA üçün 136,3 dB DC qazanc, 30,9 kHz GBW və 1 kHz-də 0,56 μV/√Hz girişə gətirilmiş səs-küy bildirilmişdir. BD OTA eyni müqayisədə 124,7 dB DC qazanc, 19,35 kHz GBW və 1,45 μV/√Hz səs-küy verir. Bununla yanaşı, BD OTA 0,4 V qidalanma ilə işlədiyi halda GD OTA üçün 0,5 V istifadə edilmişdir; BD-nin kompensasiya tutumu 600 fF, GD-nin isə 1,8 pF olmuşdur. Daha kiçik kompensasiya tutumu BD quruluşunun böyük-siqnal slew-rate və yerləşmə davranışında üstünlük qazanmasının əsas səbəblərindən biridir.

Nəticələrin düzgün şərhi “BD bütün baxımlardan GD-dən yaxşıdır” və ya bunun əksidir formasında deyil. Mənbə göstərir ki, daha yüksək qazanc, daha aşağı giriş səs-küyü və daha geniş zolaq tələb edən tətbiqlərdə GD yanaşması; daha aşağı qidalanma gərginliyi, çox geniş giriş common-mode diapazonu və daha yaxşı böyük-siqnal keçid rejimi davranışı tələb olunan sistemlərdə isə BD yanaşması üstünlük verir.

Mövcud məqalədəki birbaşa BD–GD müqayisəsi pre-layout simulyasiyalarına əsaslanır. Müəlliflərin əvvəlki tədqiqatında istifadə olunan BD dövrəsi istehsal edilərək eksperimental şəkildə doğrulanmış olsa da, bu məqalədəki GD qarşılığının eksperimental ölçümü yoxdur; buna görə iki arxitekturanın ekvivalent müqayisəsi eyni simulyasiya mühitində aparılmışdır.

Tədqiqatın əsas problemi nədir?

Enerji yığımı ilə işləyən IoT sistemləri, taxılan elektronika, biotibbi front-end-lər və implantasiya edilə bilən sistemlər kimi tətbiqlərdə analoq dövrələrin yüzlərlə millivolt səviyyəli qidalanmalar və nanoamper səviyyəli bias cərəyanları ilə işləməsi tələb oluna bilər. Qidalanma gərginliyinin MOS hədd gərginliyinə yaxınlaşması və ya ondan aşağı düşməsi klassik analoq CMOS topologiyalarında gərginlik headroom problemini böyüdür.

Bir nMOS diferensial cütü və tail cərəyan mənbəyi nəzərə alındıqda, standart gate-driven quruluşda giriş common-mode gərginliyinin aşağı həddi təxminən giriş MOSFET-in tələb olunan \(V_{GS}\) dəyəri ilə tail cərəyan mənbəyinin doyma \(V_{DS}\) tələbinin cəminə bağlıdır. Qidalanma 500 mV və ya daha aşağıya endirildikdə bu gərginliklərin cəmi istifadə oluna bilən qidalanma diapazonunun mühüm hissəsini tükədə bilər.

Tədqiqatın ədəbiyyat boşluğu ondan ibarətdir ki, BD və GD OTA-lar ayrı-ayrılıqda çoxsaylı tədqiqatlarda araşdırılsa da, eyni texnologiya və müqayisə edilə bilən güc şərtləri altında sistemli, analitik və dayanıqlılıq yönümlü birbaşa müqayisələr məhduddur. Müəlliflər bu tədqiqatda analitik tənlikləri, keçid rejimi analizini, proses künclərini, temperatur və qidalanma dəyişmələrini, eləcə də 1000 iterasiyalı Monte Carlo mismatch analizini eyni müqayisə çərçivəsində birləşdirirlər.

Bulk-Driven və Gate-Driven OTA Arasındakı Əsas Fərq Nədir?

Gate-driven OTA-da giriş siqnalı MOSFET-in gate terminalına tətbiq olunur və kanal cərəyanı əsasən \(g_m\) ilə idarə edilir; bulk-driven OTA-da isə giriş siqnalı bulk/body terminalına tətbiq olunur və effektiv giriş transkeçiriciliyi daha aşağı olan \(g_{mb}\)-dir. BD yanaşması bu transconductance itkisi müqabilində hədd gərginliyini giriş siqnal yolundan böyük ölçüdə ayıraraq çox aşağı qidalanma gərginliklərində daha geniş giriş common-mode diapazonu əldə edir.

Zəif inversiya və alt-hədd bölgəsində MOS cərəyanı

Tədqiqatın nəzəri əsası MOSFET-in zəif inversiya bölgəsindəki davranışıdır. Güclü inversiyada kanal cərəyanı təxminən kvadrat-qanun davranışı göstərdiyi halda, alt-hədd/zəif inversiyada daşıma mexanizmi diffuziya üstünlüklü olur və cərəyan gərginliklərdən eksponensial asılıdır.

Mənbə Tənlik (1):

\[ I_D = I_{D0}\frac{W}{L} e^{\frac{V_{GS}-V_{th0}}{nV_T}} e^{\frac{(n-1)V_{BS}}{nV_T}} \left(1-e^{-\frac{V_{DS}}{V_T}}\right) \tag{1} \]

Burada \(I_D\) drain cərəyanıdır. \(I_{D0}\), \(V_{GS}=V_{th0}\) şərtinə bağlı proses əsaslı cərəyan parametridir. \(W/L\) tranzistorun en/uzunluq nisbətidir. \(V_{GS}\) gate-source, \(V_{BS}\) bulk-source, \(V_{DS}\) drain-source gərginliyidir. \(V_{th0}\) sıfır bulk bias şərtindəki hədd gərginliyini; \(V_T=kT/q\) isə termal gərginliyi ifadə edir.

\(n\) alt-hədd meyl əmsalıdır və mənbədə:

\[ n=1+\frac{C_{dep}}{C_{ox}} \]

əlaqəsi ilə izah olunur. Standart CMOS proseslərində mənbənin verdiyi tipik \(n\) diapazonu təxminən 1,2–1,4-dür.

Termal gərginlik \(V_T=kT/q\) olduğuna görə temperaturdan asılıdır. \(k\) Boltzmann sabiti, \(T\) mütləq temperatur və \(q\) elektron yüküdür. Mənbə 300 K-də \(4V_T\)-nin təxminən 100 mV olduğunu bildirir.

Alt-hədd doyma rejimində tənlik niyə sadələşir?

Mənbə \(V_{DS}\geq3V_T\sim4V_T\) olduqda Tənlik (1)-dəki:

\[ 1-e^{-V_{DS}/V_T} \]

həddinin təxminən 1-ə yaxınlaşdığını qəbul edir. Beləliklə drain cərəyanı:

\[ I_D = I_S e^{\frac{V_{GS}-V_{th0}}{nV_T}} e^{\frac{(n-1)V_{BS}}{nV_T}} \tag{2} \]

formasına endirilir və:

\[ I_S=I_{D0}\frac{W}{L} \]

kimi tərif olunur.

Tənlik (2) gate və bulk gərginliklərinin drain cərəyanına eksponensial təsir etdiyini göstərir. Lakin bulk gərginliyinin eksponensial əmsalında \((n-1)\) amili vardır; \(n-1\) birdən kiçik olduğu üçün bulk terminalı gate qədər güclü kanal idarəsi təmin etmir.

Mənbənin üstünlük verdiyi zəif inversiya diapazonu

Mənbə \(g_m/I_D\) nisbətinin maksimuma yaxın və təxminən sabit qalması üçün:

\[ V_{th0}-4V_T < V_{GS} < V_{th0}-3V_T \tag{3} \]

şərtini verir.

Burada mühüm terminoloji detal vardır. Məqalənin başlığında və bir çox bölməsində “deep-subthreshold” ifadəsi işlədilsə də, nəzəri bölmə \(V_{GS}<V_{th0}-4V_T\) sahəsinə daha da aşağı düşdükdə mismatch-in artdığını, leakage cərəyanlarının \(I_D\) ilə müqayisə edilə biləcək səviyyəyə çata bildiyini və hərəkətlilik/tələ effektlərinin əhəmiyyət qazandığını bildirərək bu həddən artıq dərin sahənin qaçınılmalı iş rejimi olduğunu deyir. Buna görə “deep-subthreshold” ifadəsini bütün VGS dəyərləri üçün məhdudiyyətsiz şəkildə daha aşağı gərginlik mənasında şərh etmək düzgün deyil.

Gate və bulk transconductance niyə fərqlidir?

Gate transkeçiriciliyi drain cərəyanının gate gərginliyinə kiçik-siqnal həssaslığıdır:

\[ g_m= \frac{\partial I_D}{\partial V_{GS}} = \frac{I_D}{nV_T} \tag{4} \]

\(g_m\)-nin vahidi siemensdir (S). Eyni drain cərəyanında \(V_T\) və \(n\) azaldıqca \(g_m\) artır. Bu əlaqə zəif inversiyanın niyə yüksək \(g_m/I_D\) səmərəliliyi verdiyini izah edir:

\[ \frac{g_m}{I_D}=\frac{1}{nV_T} \]

Bulk transkeçiriciliyi isə:

\[ g_{mb}= \frac{\partial I_D}{\partial V_{BS}} = (n-1)g_m \tag{5} \]

olur. Buna görə \(n=1,2\) olduqda nəzəri nisbət təxminən 0,2; \(n=1,4\) olduqda isə təxminən 0,4-dür. Bu, BD giriş mərhələsinin eyni iş nöqtəsindəki GD giriş mərhələsinə nisbətən niyə daha aşağı transconductance-a malik olduğunu izah edən əsas riyazi əlaqədir.

Bulk effekti əmsalı η

Güclü inversiyada mənbə \(g_{mb}/g_m\) nisbətini \(\eta\) ilə göstərir:

\[ \eta= \frac{g_{mb}}{g_m} = \frac{\gamma} {2\sqrt{2\phi_F-V_{BS}}} \tag{6} \]

\(\gamma\) MOS body-effect əmsalı, \(\phi_F\) Fermi potensialı və \(V_{BS}\) bulk-source gərginliyidir. \(\eta\) ölçüsüz nisbətdir.

Depletion tutumu:

\[ C_{dep} = \frac{\varepsilon_{si}}{x_d} = \sqrt{ \frac{q\varepsilon_{si}N_A} {2(2\phi_F-V_{BS})} } \tag{7} \]

kimi verilir. \(\varepsilon_{si}\) silisiumun elektrik keçiricilik qabiliyyətini, \(x_d\) depletion bölgəsinin enini və \(N_A\) akseptor qatqılama sıxlığını ifadə edir.

Mənbə:

\[ \gamma= \frac{\sqrt{2q\varepsilon_{si}N_A}} {C_{ox}} \]

ifadəsini Tənlik (6)-ya yerləşdirərək:

\[ \eta= \frac{\sqrt{2q\varepsilon_{si}N_A}} {2C_{ox}\sqrt{2\phi_F-V_{BS}}} = \frac{C_{dep}}{C_{ox}} \tag{8} \]

nəticəsinə çatır.

Beləliklə:

\[ \eta= \frac{C_{dep}}{C_{ox}} = n-1 \tag{9} \]

əldə edilir.

Bu tənlik zəncirinin əsas mesajı odur ki, güclü və zəif inversiyada istifadə olunan detallı tranzistor tənlikləri fərqli olsa belə, bulk terminalının kanal üzərində nisbi təsiri depletion/oxide tutum bağlaşması ilə əlaqəlidir. Mənbə \(n=1,2–1,4\) üçün \(\eta\)-nın təxminən 0,2–0,4 diapazonunda ola biləcəyini bildirir.

Güclü və zəif inversiya arasındakı əsas fərqlər

Self-Cascode Quruluşu Ultra Aşağı Gərginlikdə Niyə İstifadə Olunur?

Self-cascode composite transistor (SCCT) eyni tipli iki MOSFET-i ardıcıl qoşub gate terminallarını birləşdirməklə klassik cascode-a bənzər şəkildə effektiv çıxış müqavimətini yüksəldən, lakin əlavə müstəqil cascode bias gərginliyi ehtiyacını azaldan quruluşdur. Bu tədqiqat SCCT-ni xüsusilə BD giriş mərhələsində aşağı \(g_{mb}\)-nin qazanc üzərindəki çatışmazlığını daha yüksək çıxış müqaviməti ilə qismən kompensasiya etmək üçün istifadə edir.

Self-cascode topologiyasının iş prinsipi

SCCT-də iki tranzistor eyni tipdədir. Mənbə onları \(M_{casc}\) və \(M_{main}\) adlandırır. Ardıcıl qoşulmuş tranzistorların gate ucları ortaqdır. Aşağı/main tranzistorun W/L nisbəti və ya kanal uzunluğu yuxarı/cascode tranzistordan fərqli seçilərək iş nöqtəsi tənzimlənir.

Self-cascode effektiv çıxış müqaviməti

Mənbə Tənlik (10):

\[ r_{out,eff} = r_{ds,casc} +r_{ds,main} + (g_{m,casc}+g_{mb,casc}) r_{ds,casc}r_{ds,main} \]

\[ r_{out,eff} \approx (g_{m,casc}+g_{mb,casc}) r_{ds,casc}r_{ds,main} \tag{10} \]

\(r_{ds,casc}\) və \(r_{ds,main}\) tranzistorların kiçik-siqnal drain-source çıxış müqavimətləridir. \(g_{m,casc}\) və \(g_{mb,casc}\) yuxarı tranzistorun gate və bulk transconductance dəyərləridir.

Hasil termini dominant olduqda mürəkkəb cihazın çıxış müqaviməti tək MOSFET-in \(r_{ds}\) dəyərindən xeyli yüksək ola bilər. Gərginlik qazancı transconductance ilə çıxış müqavimətinin hasilindən asılı olduğuna görə bu xüsusilə aşağı \(g_{mb}\)-li BD giriş mərhələsində vacibdir.

SCCT-nin effektiv transconductance-ı

Mənbə Tənlik (11):

\[ g_{m,eff} = \frac{g_{m,main}} { 1+ \frac{1} { r_{ds,main} \left( g_{m,casc}+g_{mb,casc}+g_{ds,casc} \right) } } \approx g_{m,main} \tag{11} \]

Ardıcıl tranzistorlardan eyni kiçik-siqnal cərəyanı keçdiyinə və doyma rejimində məxrəcdəki düzəliş həddi kiçik olduğuna görə effektiv transconductance təxminən main tranzistorun \(g_m\)-i ilə müəyyən olunur.

Self-cascode gərginlik qazancı

\[ A_v = g_{m,eff}r_{out,eff} \approx g_{m,main} \left[ (g_{m,casc}+g_{mb,casc}) r_{ds,casc}r_{ds,main} \right] \tag{12} \]

Tənlik (12) self-cascode qazanc artımının “pulsuz transconductance yaratmaqdan” deyil, əsasən effektiv çıxış müqavimətini böyütməkdən qaynaqlandığını göstərir.

W/L, kanal uzunluğu və hədd gərginliyi seçimi

Mənbə SCCT dizaynında üç mühüm trade-off-u müzakirə edir. Eyni drain cərəyanı saxlanılacaqsa, BD tranzistorunun daha böyük W/L ilə zəif inversiyanın maksimum \(g_m/I_D\) bölgəsində saxlanılması hədəflənir. Eyni transconductance hədəflənərsə, BD OTA təxminən \(1/\eta\) nisbətində daha yüksək cərəyan tələb edə bilər; bu isə parazitik tutumları böyüdür.

Çıxış müqavimətini artırmaq üçün \(M_{casc}\)-ın kanal uzunluğu artırıla bilər. Kanal uzunluğu modulyasiyasının azalması \(r_{ds,casc}\)-ı böyüdərək Tənlik (10)-dakı effektiv çıxış müqavimətini yüksəldir.

Hədd gərginliyi baxımından mənbə cascode tranzistorunda medium-threshold (MVT), main tranzistorunda standard-threshold (SVT) cihazlardan istifadəni müzakirə edir. Bu seçim xüsusilə təxminən \(V_{DS}\geq3V_T\) doyma şərtini ultra aşağı qidalanmada qorumağı asanlaşdırmaq üçün istifadə olunur.

Gate-driven OTA topologiyası

GD arxitekturası iki mərhələli OTA-dır. Diferensial giriş siqnalı p-kanal giriş SCCT cütünün gate terminallarına tətbiq olunur. Giriş tranzistorlarının bulk terminalları sabit \(V_A\) bias gərginliyinə qoşulur.

Tail cərəyanı M7 vasitəsilə təmin olunur. M3/M4 SCCT aktiv yükləri diferensial cərəyanı single-ended siqnala çevirir. İkinci qazanc mərhələsində M6 common-source mürəkkəb tranzistoru və M5 yük quruluşu istifadə olunur.

Mənbə GD arxitekturasında şaquli tranzistor yığınının təxminən 5 \(V_{DS,SAT}\) headroom tələb etdiyini bildirir. Tipik \(V_{DS,SAT}\approx100\) mV fərziyyəsi ilə tələb olunan qidalanma təxminən 500 mV-dur.

Tezlik kompensasiyası \(C_C\) ilə current-buffer Miller compensation istifadə edilərək təmin olunur.

Bulk-driven OTA topologiyası

BD arxitekturasının birinci mərhələsi tailsiz diferensial giriş cütüdür. Giriş təsiri bulk terminalları vasitəsilə yaradılır. M3/M4 SCCT-ləri aktiv yük və diferensialdan single-ended-a çevirmə funksiyasını yerinə yetirir.

İkinci mərhələ gate-driven common-source quruluşundadır. M5 yük tranzistorunun bulk terminalının invers girişə qoşulması mənbə tərəfindən class-AB davranışı ilə əlaqələndirilir.

M7–M10 tranzistorlarından ibarət köməkçi bias şəbəkəsi \(V_B\) gərginliyini yaradır. Bu bias gərginliyi giriş common-mode səviyyəsindəki dəyişikliklərə reaksiya verərək diferensial və çıxış qollarındakı iş cərəyanlarını sabitləşdirməyi hədəfləyir.

BD arxitekturası maksimum dörd tranzistorlu şaquli stack istifadə etdiyinə görə təxminən 4 \(V_{DS,SAT}\) headroom tələb edir. \(V_{DS,SAT}\approx100\) mV üçün mənbə minimum qidalanmanı təxminən 400 mV kimi verir.

İki mərhələli OTA-nın DC qazancı

Mənbə iki mərhələli OTA-nın ümumi diferensial DC qazancını:

\[ A_{DM}(0) = G_{m1}R_{o1}G_{m2}R_{o2} \tag{13} \]

kimi tərif edir.

\(G_{m1}\) və \(G_{m2}\) birinci və ikinci mərhələlərin effektiv transconductance dəyərləri; \(R_{o1}\) və \(R_{o2}\) isə bu mərhələlərin çıxış müqavimətləridir. Qazanc ölçüsüz V/V nisbətidir və nəticələrdə dB ilə təqdim olunur.

Hər iki dizaynda ikinci mərhələ və çıxış müqavimətləri oxşar saxlanmağa çalışıldığı üçün əsas fərq birinci mərhələdə yaranır. GD-də \(G_{m1}=g_m\), BD-də \(G_{m1}=g_{mb}\) olduğuna görə:

\[ \frac{A_{DM}^{GD}(0)} {A_{DM}^{BD}(0)} = \frac{g_{m1a,2a}} {g_{mb1a,2a}} = \frac{1}{\eta} \tag{14} \]

əldə edilir. Məsələn, \(\eta=0,38\) olduqda ideallaşdırılmış analitik qazanc nisbəti təxminən \(1/0,38\) olur. dB fərqi mənbə tərəfindən \(20\log(1/\eta)\) ilə təxminən 8,4 dB kimi verilir; real nominal simulyasiya fərqi təxminən 12 dB-dir.

GBW və kompensasiya tutumu əlaqəsi

İki mərhələli OTA-da dominant qütb Miller kompensasiyası ilə yaradılır. Mənbə:

\[ \omega_{p1} = \frac{1} {R_{o1}G_{m2}R_{o2}C_C} \]

əlaqəsindən çıxış edərək:

\[ GBW= \frac{G_{m1}}{C_C} \tag{15} \]

nəticəsindən istifadə edir.

Tənliyin sağ tərəfi ölçü baxımından s⁻¹ verir. Mənbə bunu GBW əlaqəsi kimi istifadə edir, simulyasiya nəticələrini isə kHz ilə bildirir. Verianla mətnində mənbə tənliyinin tərifi dəyişdirilməmişdir.

Faza marjası niyə ikinci qütbdən asılıdır?

Sağ yarımmüstəvi sıfırının təsiri nəzərə alınmadıqda mənbə faza marjasını:

\[ \phi_m= 90^\circ- \arctan \left( \frac{GBW}{\omega_{p2}} \right) \tag{16} \]

kimi ifadə edir.

İkinci qütb təxminən ikinci mərhələ transconductance-ı və yük tutumu ilə əlaqəli olduğundan müvafiq ifadələr Tənlik (16)-ya yerləşdirildikdə:

\[ \phi_m= 90^\circ- \arctan \left( \frac{G_{m1}C_L} {G_{m2}C_C} \right) \tag{17} \]

əldə edilir.

Burada \(C_L\) yük tutumu, \(C_C\) Miller kompensasiya tutumudur. \(G_{m1}\) azalarsa, eyni faza marjası üçün \(C_C\)-nin də azaldıla biləcəyi görünür.

BD giriş mərhələsində \(G_{m1}=g_{mb}=\eta g_m\) olduğuna görə mənbə:

\[ C_C^{BD} \approx \eta C_C^{GD} \tag{18} \]

əlaqəsini çıxarır.

Real dövrədə ikinci dərəcəli təsirlər olduğuna görə simulyasiyada \(C_C^{BD}/C_C^{GD}\) nisbəti tam olaraq \(\eta\) deyil. Mənbə BD üçün 600 fF, GD üçün 1,8 pF seçmişdir.

Bulk-Driven OTA Niyə Daha Yüksək Slew Rate Göstərə Bilir?

Bulk-driven OTA-nın daha yüksək slew-rate göstərə bilməsinin əsas səbəbi oxşar sabitlik hədəfində daha aşağı \(G_{m1}\) sayəsində daha kiçik Miller kompensasiya tutumunun istifadə oluna bilməsidir. Eyni bias cərəyanı ilə \(SR_{int}=I_{bias}/C_C\) olduğuna görə \(C_C\)-nin azalması daxili slew-rate-i artırır; mənbə BD topologiyasının tailsiz/class-AB xüsusiyyətlərinin də böyük-siqnal keçid rejiminə töhfə verdiyini bildirir.

Daxili slew-rate tənliyi

\[ SR_{int} = \frac{I_{bias}}{C_C} \tag{19} \]

\(I_{bias}\) amper, \(C_C\) farad ilə ifadə edilirsə nəticə V/s vahidindədir. Eyni cərəyanda \(C_C\) yarıya düşərsə ideal daxili slew-rate ikiqat artır. Mənbənin BD üçün 600 fF, GD üçün 1,8 pF istifadə etməsi bu üstünlüyün əsas dizayn səbəbidir.

Səs-küy tənliyi

Mənbə girişə gətirilmiş gərginlik səs-küyünün güc spektral sıxlığını təxminən:

\[ S_{v,in}(f) \approx \frac{8kT\gamma}{G_{m1}} \left( 1+ \frac{g_{m3b,4b}} {G_{m1}} \right) + \frac{K_f} {C_{OX}^2WLf} \tag{20} \]

şəklində verir.

Birinci hədd termal/ağ səs-küy komponentini, ikinci hədd 1/f flicker səs-küy komponentini ifadə edir. \(k\) Boltzmann sabiti, \(T\) temperatur, \(\gamma\) termal səs-küy əmsalıdır; mənbə uzun kanallı tranzistorlar üçün təxminən 2/3 dəyərini xatırladır. \(K_f\) flicker səs-küy əmsalı, \(C_{OX}\) vahid sahəyə düşən gate oxide tutumu, \(W\) və \(L\) tranzistor həndəsələri və \(f\) tezlikdir.

Tənlikdə \(G_{m1}\) məxrəcdə olduğuna görə daha aşağı giriş transconductance-ı daha yüksək termal səs-küyə səbəb olur. BD-nin əsas səs-küy çatışmazlığı buradan qaynaqlanır.

GD arxitekturasının CMRR tənliyi

Common-mode rəddetmə nisbəti (Common-Mode Rejection Ratio, CMRR) diferensial qazancın common-mode qazanca nisbətidir. Mənbə GD OTA üçün DC CMRR-ni:

\[ CMRR_{GD}(0) \approx 2 \frac{g_{m1,2}+g_{mb1,2}} {\varepsilon} r_{d7} \tag{21} \]

kimi verir.

\(r_{d7}\) tail cərəyan mənbəyi M7-nin çıxış müqavimətidir. \(\varepsilon\), M3B–M4B cərəyan güzgüsünün nisbi xətasını ifadə edir və mənbə bunu \(i_{d4}/i_{d3}=1+\varepsilon\) kimi tərif edir.

GD arxitekturasının PSRR əlaqəsi

Qidalanmanın rəddetmə nisbəti (Power-Supply Rejection Ratio, PSRR) qidalanmadakı dəyişimin çıxışa nə dərəcədə basdırılaraq ötürüldüyünü göstərir. Mənbə:

\[ PSRR_{GD}(0) \approx 2\frac{g_{m1,2}}{\varepsilon}r_{d7} \approx \frac{g_{m1,2}} {g_{m1,2}+g_{mb1,2}} CMRR_{GD}(0) \tag{22} \]

əlaqəsindən istifadə edir. Buna görə GD dövrəsində DC PSRR və CMRR dəyərlərinin eyni tərtibdə olması gözlənilir.

BD köməkçi bias şəbəkəsinin common-mode davranışı

BD quruluşunda common-mode giriş köməkçi bias şəbəkəsi vasitəsilə \(V_B\) gərginliyini dəyişir. Mənbə:

\[ v_{B,CM} = - \frac{ 2g_{mb7A,8A}R_{oB} }{ 1+2g_{m7A,8A}R_{oB} } v_{i,CM} \tag{23} \]

əlaqəsini verir.

Mənbə həmçinin köməkçi şəbəkənin ekvivalent kiçik-siqnal müqavimətini:

\[ R_{oB}=(g_mr_d)_{9A}r_{d9B} \]

kimi tərif edir.

Bu bias dəyişməsinin giriş cütündəki kiçik-siqnal cərəyanına töhfəsi:

\[ i_{d1A,2A,CM} = g_{m1A,2A}v_{B,CM} + g_{mb1A,2A}v_{i,CM} \tag{24} \]

formasındadır.

Tənlik (23) Tənlik (24)-ə yerləşdirildikdə:

\[ i_{d1A,2A,CM} = \frac{g_{mb1A,2A}} {1+2g_{m7A,8A}R_{oB}} \left[ 1+ 2R_{oB} \left( g_{m7A,8A} - g_{m1A,2A} \frac{g_{mb7A,8A}} {g_{mb1A,2A}} \right) \right] v_{i,CM} \tag{25} \]

əldə edilir.

BD arxitekturasının CMRR ifadəsi

Mənbə giriş mərhələsinin diferensial qazancını \(A_{DM}^{BD}(0)=g_{mb1a,2a}R_{o1}\) qəbul edərək:

\[ CMRR_{BD}(0) = \frac{ 1+2g_{m7A,8A}R_{oB} }{ \left[ 1+ 2 \left( g_{m7A,8A} - g_{m1A,2A} \frac{g_{mb7A,8A}} {g_{mb1A,2A}} \right) R_{oB} \right] \varepsilon' } \tag{26} \]

ifadəsinə çatır.

\(\varepsilon'\) BD quruluşundakı müvafiq M3B–M4B cərəyan güzgüsünün nisbi mismatch həddidir. Mənbənin analitik şərhi belədir: köməkçi M7–M8 tranzistorları əsas M1–M2 giriş tranzistorları ilə uyğun nisbətlərdə matching edilsə, mötərizə daxilindəki fərq həddi əhəmiyyətli dərəcədə ləğv oluna bilər. \(R_{oB}\)-nin yüksək olması da surətdəki common-mode əks-əlaqə qazancını artırır. Buna görə BD-nin aşağı \(g_{mb}\)-sinə baxmayaraq DC CMRR dəyərinin GD ilə rəqabətədavamlı və bəzi şərtlərdə daha yüksək olması mümkündür.

Tədqiqatın Metodu və Nəticələri

Müqayisənin simulyasiya əsası

İki dövrə eyni 180 nm TSMC CMOS texnologiya modeli ilə tətbiq edilmişdir. Mənbə SCCT quruluşlarında iki hədd gərginliyi sinfindən istifadə edir.

• nMOS medium-threshold \(V_{TH0}\): 310 mV
• nMOS standard-threshold \(V_{TH0}\): 500 mV
• pMOS medium-threshold \(V_{TH0}\): −240 mV
• pMOS standard-threshold \(V_{TH0}\): −490 mV

Tranzistor ölçüləri təxminən \(|V_{DS}|=100\) mV subthreshold doyma meyarını təmin edəcək şəkildə optimallaşdırılmışdır.

Tranzistor həndəsələri və əsas dizayn parametrləri

Nominal kiçik-siqnal parametrləri

Mənbə bu dəyərlərdən hər iki müvafiq tranzistor qrupu üçün \(\eta\approx0,38\) nisbətini çıxarır. BD dövrəsində 105,8 nS bulk transconductance ilə 276,2 nS gate transconductance arasındakı nisbət təxminən bu dəyəri verir.

Nominal tezlik cavabı

GD arxitekturası təxminən 12 dB daha yüksək nominal DC qazanc göstərmişdir. Mənbənin sadə \(\eta\) əlaqəsinə görə nəzəri fərq 8,4 dB-dir; real simulyasiya fərqinin daha böyük olması çıxış müqavimətləri və ikinci dərəcəli dövrə təsirlərinin tam bərabər olmaması ilə əlaqələndirilir.

Mənbə GD və BD tezlik əyrilərinin aşağı tezlik bölgələrində oxşar enmə meylinə malik olduğunu, lakin GD dizaynında unity-gain bölgəsindəki peaking səbəbindən kəsişmə tezliyinin 30,9 kHz-ə qədər uzandığını bildirir. BD üçün uyğun dəyər 19,35 kHz-dir.

GD-dəki peaking mənbə tərəfindən kompleks qoşa qütblərlə əlaqələndirilir və bunun kompensasiyanı BD quruluşuna nisbətən daha çətin etdiyi bildirilir.

Mənbə hər iki topologiyanın bant genişliyinin mHz səviyyəsindən təxminən 10 kHz-ə qədər uzanan aşağı tezlikli biopotensial tətbiqləri üçün ECG, EEG və EMG front-end-ləri baxımından kifayət edə biləcəyini müzakirə edir. Bu ifadə klinik doğrulama deyil; dövrə bant genişliyinin məlum biopotensial tezlik diapazonları ilə mühəndislik müqayisəsidir.

CMRR və PSRR tezlik davranışı

Nominal DC-də BD CMRR dəyəri 115 dB civarında, GD dəyəri isə 106 dB olaraq bildirilmişdir. Beləliklə, BD nominal DC şərtində common-mode siqnalın basdırılmasında daha yüksək nəticə vermişdir.

PSRR baxımından nominal DC dəyərləri bir-birinə daha yaxındır: GD 107 dB, BD 104,5 dB. Lakin tezlik artdıqca GD PSRR-nin daha geniş zolağı qoruduğu bildirilmişdir. Mənbə nümunəsində 10 kHz ətrafında GD təxminən 50 dB rəddetməni saxladığı halda BD cavabı nəzərəçarpacaq dərəcədə pisləşmişdir.

Kiçik-siqnal və böyük-siqnal keçid rejimi

Mənbə kiçik-siqnal step testi üçün 20 mV peak-to-peak giriş istifadə etmişdir. Nominal müsbət/mənfi %1 yerləşmə vaxtları:

• BD: 95,47 / 79,83 μs
• GD: 112,9 / 98,37 μs

Böyük-siqnal testi 300 mV peak-to-peak girişlə aparılmışdır. Eyni quiescent current şərtində BD əyrisinin daha dik olduğu və daha sürətli böyük-siqnal davranışı verdiyi göstərilmişdir. Mənbə bunu birbaşa BD üçün tələb olunan daha kiçik \(C_C\) ilə əlaqələndirir.

Səs-küy nəticələri

10 mHz flicker səs-küyündə 96,4/36,7 təxminən 2,6; 1 kHz ağ səs-küyündə 1,45/0,56 da təxminən 2,6 nisbətindədir. Mənbə bu nisbətin \(1/\eta\approx2,6\) ilə təxminən üst-üstə düşdüyünü vurğulayır.

Proses küncü analizi

CMOS dizaynında TT, FF, FS, SS və SF ifadələri ümumi proses-küncü adlandırmasıdır. Birinci hərf nMOS, ikinci hərf pMOS sürət sinfini ifadə edir; T tipik, F sürətli, S yavaş cihaz küncüdür. Bu izah proses-küncü adlarını anlamağa yönəlmiş ümumi CMOS dizayn məlumatıdır; rəqəmsal nəticələr mənbə simulyasiyasından gəlir.

Mənbə hər iki topologiyanın proses küncləri altında ümumilikdə dayanıqlı davranış göstərdiyini bildirir. GD qazanc və səs-küy baxımından üstünlüyünü qoruyarkən, BD-nin CMRR və böyük-siqnal metrikləri bir çox küncdə güclü qalır.

1000 iterasiyalı Monte Carlo mismatch analizi

Monte Carlo analizi proses mismatch həssaslığını tək nominal simulyasiya əvəzinə statistik paylanma şəklində qiymətləndirir. Mənbə hər iki arxitekturanın bir çox metrikdə müqayisə edilə bilən standart sapmalara malik olduğunu bildirərkən, offset paylanmasının xüsusilə BD-də daha geniş olduğunu rəqəmlərlə göstərir.

Temperatur dəyişməsi

Hər iki arxitekturada 80 °C-də DC qazanc və GBW azalır. GD bütün temperaturlarda daha yüksək qazanc və GBW verdiyi halda BD böyük-siqnal metriklərində üstünlüyünü saxlayır. Mənbə xüsusilə 80 °C-də BD CMRR-nin GD-dən nəzərəçarpacaq dərəcədə yüksək çıxdığını vurğulayır.

Qidalanma gərginliyinin dəyişməsi

Mənbə BD performansının qidalanma gərginliyinə GD-dən daha həssas olduğunu bildirir. Bunun səbəbi bulk transconductance-ın bias və substrate şərtlərindən güclü asılı olmasıdır.

Bulk-Driven OTA Giriş Common-Mode Diapazonunda Nə Qazandırır?

Mənbə Cədvəl 9 göstərir ki, BD OTA-nın giriş common-mode gərginliyi qidalanma xətlərinə yaxınlaşdıqda GD ilə müqayisədə daha istifadə edilə bilən performans saxlanılır. Bunun əsas səbəbi BD giriş yolunda gate hədd gərginliyinin siqnal headroom-unu birbaşa məhdudlaşdırmamasıdır; lakin xətlərə həddən artıq yaxınlaşdıqda BD performansı da pisləşir və rail-to-rail ifadəsi bütün metriklərin hər giriş səviyyəsində sabit qalması demək deyil.

Mənbə Cədvəl 9-un 390 mV sətrindəki GD %1 yerləşmə-vaxtı xanası PDF-də “577.7335.9” şəklində çap olunmuşdur. İki rəqəm arasında ayırıcı işarə görünmədiyi üçün Verianla mətni bunu təxmin edərək “577,7/335,9 μs” və ya başqa dəyərə çevirməmişdir. Eyni sətirdə BD yerləşmə vaxtları 128,6 / 95,6 μs kimi oxunur.

State-of-the-art müqayisəsinin mənası

Mənbə Cədvəl 10 təklif olunan/toplanmış nəticələri yaxın dövr ULV/ULP OTA tədqiqatları ilə müqayisə edir. Bu cədvəlin mühüm detalı bütün sütunların eyni sübut növünə malik olmamasıdır. Dipnotlarda a = measured, b = estimated, c = simulated, d = single-ended və e = dörd nümunənin ortası kimi işarələnmişdir.

Mənbənin şərhinə görə GD-nin daha yüksək GBW-si FOM_S-ni, BD-nin daha yüksək böyük-siqnal sürəti isə FOM_L-ni üstün edir.

Tədqiqatın dəstəklədiyi nəticələr

• Eyni texnologiya və müqayisə edilə bilən bias şərtlərində GD OTA daha yüksək giriş transconductance-ı və daha yüksək nominal DC qazanc təmin edir.
• GD OTA girişə gətirilmiş ağ və flicker səs-küy baxımından BD-dən daha yaxşı nəticə verir.
• BD OTA daha aşağı qidalanma gərginliyi ilə işləyə bilir.
• BD giriş quruluşu gate hədd gərginliyinin giriş siqnal yoluna gətirdiyi headroom məhdudiyyətini böyük ölçüdə azaldır.
• BD OTA giriş common-mode diapazonu baxımından, xüsusilə qidalanma xətlərinə yaxın səviyyələrdə GD-yə mühüm üstünlük verə bilər.
• SCCT quruluşu hər iki topologiyada çıxış müqavimətini və qazancı artırmaq üçün effektivdir.
• BD-nin daha aşağı \(G_{m1}\)-i oxşar faza marjasında daha kiçik Miller kompensasiya tutumundan istifadə etməyə imkan verir.
• Daha kiçik \(C_C\), BD OTA-nın böyük-siqnal slew-rate və yerləşmə vaxtındakı üstünlüyünə əsas töhfə verir.
• BD CMRR nominal və bəzi PVT şərtlərində GD qədər yaxşı və ya daha yüksək ola bilər.
• Hər iki arxitektura proses küncü, temperatur və qidalanma dəyişmələri altında işləyə bilər; lakin metrik üzrə həssaslıqları eyni deyil.
• 1000 iterasiyalı Monte Carlo nəticələri mismatch təsirlərinin iki arxitekturada kəmiyyətcə qiymətləndirilməsini təmin etmişdir.

Tədqiqatın dəstəkləmədiyi ümumiləşdirmələr

Tədqiqat BD OTA-nın hər tətbiqdə GD OTA-dan üstün olduğunu göstərmir. Səs-küy, DC qazanc və bant genişliyi kimi meyarlar ön plana çıxdıqda GD-nin aydın üstünlükləri vardır.

Tədqiqat GD OTA-nın bütün ultra aşağı gərginlikli tətbiqlərdə daha yaxşı olduğunu da göstərmir. Giriş headroom-u və rail-to-rail-ə yaxın common-mode iş tələb olunduqda BD arxitekturası aydın üstünlük verir.

Mövcud birbaşa müqayisə iki yeni fiziki çipin laboratoriya ölçümü deyil. Hər iki dövrənin müqayisə edilə bilən nəticələri pre-layout simulyasiyalarından gəlir. Əvvəlki BD tətbiqinin ölçülmüş nəticələri ədəbiyyat müqayisəsində ayrıca istifadə olunur.

Tədqiqatda istifadə olunan 180 nm TSMC prosesindəki nəticələr başqa CMOS düyünlərinə, başqa foundry proseslərinə və ya fərqli tranzistor body giriş quruluşlarına eyni rəqəmlərlə birbaşa köçürülə bilməz.

Bulk-driven dizaynın tətbiqi əlçatan bulk terminalları tələb edir. Mənbə triple-well və ya müstəqil-well proses tələbi, bulk-source qovşağının irəli qütblənmə riski və latch-up narahatlıqları kimi tətbiq məhdudiyyətlərini giriş bölməsində müzakirə edir.

Mənbə 0,4 V-dan aşağı şərtlərin body-source qovşağının güclü irəli qütblənməsini məhdudlaşdıra biləcəyini müzakirə etsə də, bu bütün proseslər və bütün layout şərtləri üçün universal təhlükəsizlik zəmanəti kimi şərh edilməməlidir.

Tədqiqatın güclü tərəfləri

Tədqiqatın güclü tərəflərindən biri BD və GD fərqini yalnız bir nominal qazanc dəyəri ilə qiymətləndirməməsi; tranzistor səviyyəli analitik tənlikləri, tezlik kompensasiyasını, səs-küyü, CMRR/PSRR-ni, slew-rate-i, process corners, temperatur, qidalanma, common-mode giriş və Monte Carlo mismatch nəticələri ilə birlikdə nəzərdən keçirməsidir.

İkinci güclü tərəf müqayisənin eyni CMOS texnologiya modelində və eyni 10 nA bias cərəyanı əsasında aparılmasıdır. Qidalanma gərginlikləri topologiyaların real headroom tələblərinə uyğun olaraq BD üçün 0,4 V, GD üçün 0,5 V seçilmişdir.

Əsas məhdudiyyətlər

• Mövcud BD–GD birbaşa müqayisəsi pre-layout simulyasiya əsaslıdır.
• GD qarşılığı üçün eyni həcmdə fiziki ölçmə yoxdur.
• Texnologiya 180 nm TSMC ilə məhduddur.
• Bulk terminalının əlçatanlığı proses seçimindən asılıdır.
• BD quruluşunda aşağı \(g_{mb}\) səs-küyə və kiçik-siqnal qazancına mənfi təsir göstərir.
• Bulk transconductance bias və substrate şərtlərinə həssas olduğuna görə BD-nin qidalanma dəyişməsinə həssaslığı daha yüksək ola bilər.
• Mənbənin Cədvəl 9-da bir yerləşmə-vaxtı xanasının tipoqrafik ayrılması qeyri-müəyyəndir; bu dəyər mənbədən kənar təxminlə düzəldilməmişdir.
• Məqalənin “deep-subthreshold” terminologiyası ilə Tənlik (3)-dən sonrakı daha dərin alt-hədd bölgəsindən qaçınılmalı olduğu izahı birlikdə oxunmalıdır.

Nəticələrin mühəndislik baxımından mənası

Tədqiqatın ən mühüm mesajı bulk-driven yanaşmanın yalnız “aşağı transconductance səbəbindən pis gate alternativi” kimi qiymətləndirilməməli olmasıdır. BD arxitekturası gate-driven quruluşun çox aşağı gərginliklərdə qarşılaşdığı headroom problemini fərqli tranzistor idarə terminalından istifadə etməklə həll edir; bunun müqabilində qazanc və səs-küy baxımından xərc ödəyir.

Self-cascode yanaşması BD-nin aşağı transconductance-ını birbaşa artırmır. Əvəzində effektiv çıxış müqavimətini böyüdərək ümumi qazancı qorumağa çalışır. Bu fərq vacibdir; SCCT \(g_{mb}\)-ni \(g_m\)-yə çevirən quruluş deyil.

Eyni şəkildə BD-nin yüksək slew-rate üstünlüyü də “bulk terminalı fiziki olaraq daha sürətlidir” kimi şərh edilməməlidir. Mənbə analizində əsas mexanizm daha aşağı \(G_{m1}\) səbəbindən daha kiçik kompensasiya tutumunun istifadə oluna bilməsi və BD çıxış quruluşunun böyük-siqnal davranışıdır.

Nəticə etibarilə dizayn seçimi hədəf tələbdən asılıdır. Daha yüksək qazanc, daha aşağı səs-küy və daha yüksək kiçik-siqnal bant genişliyi prioritetdirsə GD; çox aşağı qidalanma gərginliyi, xətlərə yaxın giriş common-mode diapazonu və güclü böyük-siqnal keçid rejimi davranışı prioritetdirsə BD daha uyğun başlanğıc nöqtəsidir.

Mənbə və Metod Qeydi

Orijinal başlıq: Bulk-Driven vs. Gate-Driven OTAs in Deep-Subthreshold ULV Operation: Analytical and Robustness Comparison in Self-Cascode Architectures

Müəlliflər: Salvatore Pennisi; Marco Privitera; Muhammad Omer Shah.

Müəllif sırası: Mənbədəki sıra olduğu kimi qorunmuşdur.

Bərabər töhfə: Mənbədə ortaq birinci müəlliflik/bərabər töhfə bəyanatı yoxdur.

Məsul müəllif: Salvatore Pennisi.

Qurum: DIEEI — Dipartimento di Ingegneria Elettrica Elettronica e Informatica, University of Catania, 95125 Catania, Italy.

Jurnal: Chips.

Nəşriyyatçı: MDPI, Basel, Switzerland.

Cild / say / məqalə nömrəsi: 5 / 2 / 14.

DOI: 10.3390/chips5020014.

Rəsmi DOI keçidi: https://doi.org/10.3390/chips5020014

Alınma tarixi: 1 may 2026.

Reviziya tarixi: 7 iyun 2026.

Qəbul tarixi: 12 iyun 2026.

Nəşr tarixi: 14 iyun 2026.

Mənbə növü: Article — analitik və dövrə simulyasiyası əsaslı orijinal tədqiqat məqaləsi.

Rəy statusu: Chips beynəlxalq rəyli, açıq girişli MDPI jurnalıdır; tədqiqat dərc edilmiş jurnal məqaləsidir.

Preprint statusu: Araşdırılan məqalədə ayrıca preprint versiyası göstərilmir. Tədqiqat müəlliflərin 2025 ICECS konfransındakı əvvəlki ilkin təqdimatını genişləndirdiyini açıq şəkildə bildirir.

Lisenziya: Creative Commons Attribution — CC BY.

Əsas elmi metod: Zəif inversiya/alt-hədd MOS analitik modeli; self-cascode kiçik-siqnal analizi; iki mərhələli BD və GD OTA pre-layout simulyasiya müqayisəsi; process-corner, temperatur, VDD, giriş common-mode və Monte Carlo mismatch analizləri.

CMOS texnologiyası: TSMC 180 nm.

Əsas bias cərəyanı: 10 nA.

Nominal qidalanma: BD = 0,4 V; GD = 0,5 V.

Nominal kompensasiya: BD = 600 fF; GD = 1,8 pF.

Monte Carlo: 1000 iterasiya, 27 °C.

Eksperiment / simulyasiya ayrımı: Bu məqalənin birbaşa BD–GD müqayisəsi iki pre-layout simulyasiyasına əsaslanır. Mənbənin əvvəlki BD tədqiqatı fiziki ölçmə ilə doğrulanmışdır; ekvivalent GD ölçmə məlumatı olmadığından mövcud müqayisə simulyasiya bazasında saxlanılmışdır.

Müəllif töhfələri: Konseptuallaşdırma: Salvatore Pennisi. Məlumatların idarə edilməsi: Muhammad Omer Shah və Marco Privitera. İlkin layihə: Salvatore Pennisi və Muhammad Omer Shah. Nəzərdən keçirmə və redaktə: bütün müəlliflər. Formal analiz: bütün müəlliflər. Superviziya: Salvatore Pennisi.

Maliyyələşdirmə: Tədqiqat SAMOTHRACE (ECS00000022) layihəsi çərçivəsində hazırlanmış və European Union NextGeneration EU vasitəsilə MUR-PNRR tərəfindən maliyyələşdirilmişdir.

Etik komitə: Tətbiq edilmir.

Məlumatlandırılmış razılıq: Tətbiq edilmir.

Məlumatların əlçatanlığı: Müəlliflər tədqiqatın orijinal töhfələrinin məqalədə olduğunu və əlavə sualların məsul müəllifə yönəldilə biləcəyini bildirirlər.

Maraqların toqquşması: Müəlliflər maraqların toqquşmasının olmadığını bildirmişlər.

Mənbədaxili tipoqrafik qeyri-müəyyənlik: Cədvəl 9-un ICM = 390 mV sətrindəki GD %1 yerləşmə-vaxtı xanası PDF-də “577.7335.9” kimi görünür. Mənbədə ayırıcı aydın olmadığından Verianla bu dəyəri təxmin yolu ilə dəyişdirməmişdir.

Terminologiya qeydi: Məqalə “deep-subthreshold” ifadəsini ümumi ULV iş kontekstində istifadə edir; nəzəri bölmə isə \(V_{GS}<V_{th0}-4V_T\) bölgəsində daha dərin iş zamanı mismatch, leakage və trap təsirlərinin artdığını bildirərək bu bölgədən qaçınılmalı olduğunu qeyd edir.