İşlemsel geçiş iletkenliği yükselteci (Operational Transconductance Amplifier, OTA), girişindeki diferansiyel gerilimi çıkış akımına dönüştüren analog bir yükselteç yapı taşıdır. Bu çalışma, ultra düşük gerilimli (Ultra-Low-Voltage, ULV) ve ultra düşük güçlü (Ultra-Low-Power, ULP) CMOS devrelerde iki OTA yaklaşımını karşılaştırmaktadır: giriş sinyalinin MOSFET kapısına uygulandığı gate-driven (GD, kapı sürmeli) yapı ile sinyalin MOSFET gövde/bulk terminaline uygulandığı bulk-driven (BD, gövde sürmeli) yapı. Karşılaştırma analitik devre denklemleri ve aynı 180 nm TSMC CMOS teknoloji modeliyle yürütülen pre-layout simülasyonlara dayanmaktadır.

Çalışmanın temel mühendislik problemi şudur: GD MOS transistörü giriş sinyalini kanal üzerinde daha güçlü kontrol ettiği için daha yüksek geçiş iletkenliği, kazanç ve daha düşük gürültü sağlayabilir; ancak çok düşük besleme gerilimlerinde kapı-kaynak gerilimi ve eşik gerilimi gereksinimleri giriş ortak-mod aralığını sınırlar. BD yaklaşımında giriş sinyali bulk terminalinden uygulandığı için giriş yolu MOS eşik gerilimine aynı biçimde bağlı değildir ve rail-to-rail'e yakın giriş ortak-mod çalışması mümkün hale gelir. Bunun bedeli ise bulk geçiş iletkenliği \(g_{mb}\)'nin kapı geçiş iletkenliği \(g_m\)'den düşük olmasıdır.

Çalışma bu dezavantajı azaltmak amacıyla her iki OTA'da da self-cascode composite transistor (SCCT) kullanmaktadır. SCCT, aynı türden iki MOSFET'in seri bağlandığı ve kapılarının ortaklandığı bileşik bir transistor yapısıdır. Ana amacı, klasik kaskodun ek bias gerilimi ve gerilim headroom maliyetini mümkün olduğunca artırmadan etkili çıkış direncini yükseltmek ve böylece gerilim kazancını artırmaktır.

Nominal koşullarda GD OTA için 136,3 dB DC kazanç, 30,9 kHz GBW ve 1 kHz'de 0,56 μV/√Hz girişe indirgenmiş gürültü raporlanmıştır. BD OTA aynı karşılaştırmada 124,7 dB DC kazanç, 19,35 kHz GBW ve 1,45 μV/√Hz gürültü vermektedir. Buna karşılık BD OTA 0,4 V besleme ile çalışırken GD OTA için 0,5 V kullanılmış; BD'nin kompanzasyon kapasitansı 600 fF iken GD'nin 1,8 pF olmuştur. Daha küçük kompanzasyon kapasitesi BD yapısının büyük-sinyal slew-rate ve yerleşme davranışında avantaj sağlamasının ana nedenlerinden biridir.

Sonuçların doğru yorumu “BD her bakımdan GD'den iyidir” veya bunun tersidir biçiminde değildir. Kaynak, daha yüksek kazanç, daha düşük giriş gürültüsü ve daha geniş bant gerektiren uygulamalarda GD yaklaşımının; daha düşük besleme gerilimi, çok geniş giriş ortak-mod aralığı ve daha iyi büyük-sinyal geçici rejim davranışı gereken sistemlerde ise BD yaklaşımının avantajlı olduğunu göstermektedir.

Mevcut makaledeki doğrudan BD–GD karşılaştırması pre-layout simülasyonlara dayanır. Yazarların önceki çalışmasında kullanılan BD devresi üretilip deneysel olarak doğrulanmış olsa da bu makaledeki GD karşılığının deneysel ölçümü bulunmadığından iki mimarinin eşdeğer karşılaştırması aynı simülasyon ortamında yapılmıştır.

Araştırmanın temel problemi nedir?

Enerji hasadıyla çalışan IoT sistemleri, giyilebilir elektronikler, biyomedikal ön uçlar ve implant edilebilir sistemler gibi uygulamalarda analog devrelerin yüzlerce milivolt mertebesindeki beslemeler ve nanoamper mertebesindeki bias akımlarıyla çalışması gerekebilir. Besleme geriliminin MOS eşik gerilimine yaklaşması veya onun altına düşmesi, klasik analog CMOS topolojilerinde gerilim headroom'u sorununu büyütür.

Bir nMOS diferansiyel çift ve kuyruk akım kaynağı düşünüldüğünde, standart gate-driven yapıda giriş ortak-mod geriliminin alt sınırı yaklaşık olarak giriş MOSFET'inin gerekli \(V_{GS}\) değeri ile kuyruk akım kaynağının doyum \(V_{DS}\) gereksiniminin toplamına bağlıdır. Besleme 500 mV veya daha aşağıya indirildiğinde bu gerilimlerin toplamı kullanılabilir besleme aralığının önemli bölümünü tüketebilir.

Çalışmanın literatür boşluğu, BD ve GD OTA'ların ayrı ayrı çok sayıda çalışmada incelenmiş olmasına rağmen aynı teknoloji ve karşılaştırılabilir güç koşulları altında sistematik, analitik ve sağlamlık odaklı kafa kafaya karşılaştırmaların sınırlı olmasıdır. Yazarlar bu çalışmayla analitik denklemler, geçici rejim analizi, proses köşeleri, sıcaklık ve besleme değişimleri ile 1000 iterasyonlu Monte Carlo mismatch analizini aynı karşılaştırma çerçevesine yerleştirmektedir.

Bulk-Driven ve Gate-Driven OTA Arasındaki Temel Fark Nedir?

Gate-driven OTA'da giriş sinyali MOSFET'in gate terminaline uygulanır ve kanal akımı esas olarak \(g_m\) ile kontrol edilir; bulk-driven OTA'da ise giriş sinyali bulk/body terminaline uygulanır ve etkin giriş geçiş iletkenliği daha düşük olan \(g_{mb}\)'dir. BD yaklaşımı bu transconductance kaybı karşılığında eşik gerilimini giriş sinyal yolundan büyük ölçüde ayırarak çok düşük besleme gerilimlerinde daha geniş giriş ortak-mod aralığı elde eder.

Zayıf tersinim ve alt eşik bölgesinde MOS akımı

Çalışmanın teorik temeli MOSFET'in zayıf tersinim bölgesindeki davranışıdır. Güçlü tersinimde kanal akımı yaklaşık kare-kanun davranışı gösterirken alt eşik/zayıf tersinimde taşıma mekanizması difüzyon ağırlıklı hale gelir ve akım gerilimlere üstel olarak bağlıdır.

Kaynak Denklem (1):

\[ I_D = I_{D0}\frac{W}{L} e^{\frac{V_{GS}-V_{th0}}{nV_T}} e^{\frac{(n-1)V_{BS}}{nV_T}} \left(1-e^{-\frac{V_{DS}}{V_T}}\right) \tag{1} \]

Burada \(I_D\) dren akımıdır. \(I_{D0}\), \(V_{GS}=V_{th0}\) koşuluna bağlı proses temelli bir akım parametresidir. \(W/L\), transistor genişlik/uzunluk oranıdır. \(V_{GS}\) gate-source, \(V_{BS}\) bulk-source, \(V_{DS}\) drain-source gerilimidir. \(V_{th0}\) sıfır bulk bias koşulundaki eşik gerilimini; \(V_T=kT/q\) termal gerilimi ifade eder.

\(n\), alt eşik eğim faktörüdür ve kaynakta:

\[ n=1+\frac{C_{dep}}{C_{ox}} \]

ilişkisiyle açıklanmaktadır. Standart CMOS proseslerinde kaynağın verdiği tipik \(n\) aralığı yaklaşık 1,2–1,4'tür.

Termal gerilim \(V_T=kT/q\) olduğundan sıcaklığa bağlıdır. \(k\) Boltzmann sabiti, \(T\) mutlak sıcaklık ve \(q\) elektron yüküdür. Kaynak 300 K'de \(4V_T\)'nin yaklaşık 100 mV olduğunu belirtmektedir.

Alt eşik doyumunda denklem neden sadeleşiyor?

Kaynak, \(V_{DS}\geq3V_T\sim4V_T\) olduğunda Denklem (1)'deki:

\[ 1-e^{-V_{DS}/V_T} \]

teriminin yaklaşık 1'e yaklaştığını kabul etmektedir. Böylece dren akımı:

\[ I_D = I_S e^{\frac{V_{GS}-V_{th0}}{nV_T}} e^{\frac{(n-1)V_{BS}}{nV_T}} \tag{2} \]

biçimine indirgenir ve:

\[ I_S=I_{D0}\frac{W}{L} \]

olarak tanımlanır.

Denklem (2), gate ve bulk gerilimlerinin dren akımını üstel biçimde etkilediğini gösterir. Ancak bulk geriliminin üstel katsayısında \((n-1)\) faktörü bulunur; \(n-1\) birden küçük olduğu için bulk terminali gate kadar güçlü bir kanal kontrolü sağlayamaz.

Kaynağın tercih ettiği zayıf tersinim aralığı

Kaynak, \(g_m/I_D\) oranının maksimuma yakın ve yaklaşık sabit kalması için:

\[ V_{th0}-4V_T < V_{GS} < V_{th0}-3V_T \tag{3} \]

koşulunu verir.

Burada önemli bir terminoloji ayrıntısı vardır. Makale başlığında ve birçok bölümde “deep-subthreshold” ifadesi kullanılsa da teorik bölüm, \(V_{GS}<V_{th0}-4V_T\) bölgesine daha da inildiğinde mismatch'in arttığını, kaçak akımların \(I_D\) ile karşılaştırılabilir hale gelebildiğini ve hareketlilik/tuzak etkilerinin önem kazandığını belirterek bu aşırı derin bölgenin kaçınılması gereken çalışma alanı olduğunu söyler. Bu nedenle “deep-subthreshold” ifadesini bütün VGS değerleri için sınırsız biçimde daha düşük gerilim anlamına gelecek şekilde yorumlamak doğru değildir.

Gate ve bulk transconductance neden farklıdır?

Gate geçiş iletkenliği, dren akımının gate gerilimine küçük-sinyal duyarlılığıdır:

\[ g_m= \frac{\partial I_D}{\partial V_{GS}} = \frac{I_D}{nV_T} \tag{4} \]

\(g_m\) birimi siemens'tir (S). Aynı dren akımında \(V_T\) ve \(n\) küçüldükçe \(g_m\) artar. Bu ilişki zayıf tersinimin neden yüksek \(g_m/I_D\) verimliliği sunduğunu açıklar:

\[ \frac{g_m}{I_D}=\frac{1}{nV_T} \]

Bulk geçiş iletkenliği ise:

\[ g_{mb}= \frac{\partial I_D}{\partial V_{BS}} = (n-1)g_m \tag{5} \]

olur. Dolayısıyla \(n=1,2\) ise teorik oran yaklaşık 0,2; \(n=1,4\) ise yaklaşık 0,4'tür. Bu, BD giriş katının aynı çalışma noktasındaki GD giriş katına göre neden daha düşük transconductance'a sahip olduğunu açıklayan temel matematiksel ilişkidir.

Bulk etkisi katsayısı η

Güçlü tersinimde kaynak \(g_{mb}/g_m\) oranını \(\eta\) ile gösterir:

\[ \eta= \frac{g_{mb}}{g_m} = \frac{\gamma} {2\sqrt{2\phi_F-V_{BS}}} \tag{6} \]

\(\gamma\) MOS body-effect katsayısı, \(\phi_F\) Fermi potansiyeli ve \(V_{BS}\) bulk-source gerilimidir. \(\eta\) boyutsuz bir orandır.

Depletion kapasitansı:

\[ C_{dep} = \frac{\varepsilon_{si}}{x_d} = \sqrt{ \frac{q\varepsilon_{si}N_A} {2(2\phi_F-V_{BS})} } \tag{7} \]

olarak verilir. \(\varepsilon_{si}\) silisyumun elektriksel geçirgenliği, \(x_d\) depletion bölgesi genişliği ve \(N_A\) kabul edici katkılama yoğunluğudur.

Kaynak:

\[ \gamma= \frac{\sqrt{2q\varepsilon_{si}N_A}} {C_{ox}} \]

ifadesini Denklem (6)'ya yerleştirerek:

\[ \eta= \frac{\sqrt{2q\varepsilon_{si}N_A}} {2C_{ox}\sqrt{2\phi_F-V_{BS}}} = \frac{C_{dep}}{C_{ox}} \tag{8} \]

sonucuna ulaşır.

Böylece:

\[ \eta= \frac{C_{dep}}{C_{ox}} = n-1 \tag{9} \]

elde edilir.

Bu denklem zincirinin temel mesajı, güçlü ve zayıf tersinimde kullanılan ayrıntılı transistor denklemleri farklı olsa bile bulk terminalinin kanal üzerindeki göreli etkisinin depletion/oxide kapasitif bağlaşımıyla ilişkili olduğudur. Kaynak \(n=1,2–1,4\) için \(\eta\)'nın yaklaşık 0,2–0,4 aralığında bulunabileceğini belirtmektedir.

Güçlü ve zayıf tersinim arasındaki temel farklar

Self-Cascode Yapısı Ultra Düşük Gerilimde Neden Kullanılıyor?

Self-cascode composite transistor (SCCT), aynı tür iki MOSFET'i seri bağlayıp gate terminallerini ortaklayarak klasik kaskoda benzer biçimde etkili çıkış direncini yükselten fakat ek bağımsız cascode bias gerilimi gereksinimini azaltan bir yapıdır. Bu çalışma SCCT'yi özellikle BD giriş katındaki düşük \(g_{mb}\)'nin kazanç üzerindeki dezavantajını daha yüksek çıkış direnciyle kısmen telafi etmek için kullanmaktadır.

Self-cascode topolojisinin çalışma mantığı

SCCT'de iki transistor aynı tiptedir. Kaynak bunları \(M_{casc}\) ve \(M_{main}\) olarak adlandırmaktadır. Seri bağlı transistorların gate uçları ortaktır. Alt/main transistorun W/L oranı veya kanal uzunluğu üst/cascode transistordan farklı seçilerek çalışma noktası ayarlanır.

Self-cascode etkili çıkış direnci

Kaynak Denklem (10):

\[ r_{out,eff} = r_{ds,casc} +r_{ds,main} + (g_{m,casc}+g_{mb,casc}) r_{ds,casc}r_{ds,main} \]

\[ r_{out,eff} \approx (g_{m,casc}+g_{mb,casc}) r_{ds,casc}r_{ds,main} \tag{10} \]

\(r_{ds,casc}\) ve \(r_{ds,main}\) transistorların küçük-sinyal dren-source çıkış dirençleridir. \(g_{m,casc}\) ve \(g_{mb,casc}\) üst transistorun gate ve bulk transconductance değerleridir.

Çarpım teriminin baskın olması halinde bileşik cihazın çıkış direnci tek bir MOSFET'in \(r_{ds}\) değerinden çok daha yüksek olabilir. Gerilim kazancı transconductance ile çıkış direncinin çarpımına bağlı olduğu için bu durum özellikle düşük \(g_{mb}\)'li BD giriş katında önemlidir.

SCCT'nin etkili transconductance'ı

Kaynak Denklem (11):

\[ g_{m,eff} = \frac{g_{m,main}} { 1+ \frac{1} { r_{ds,main} \left( g_{m,casc}+g_{mb,casc}+g_{ds,casc} \right) } } \approx g_{m,main} \tag{11} \]

Seri transistorlardan aynı küçük-sinyal akım geçtiğinden ve doyumda paydadaki düzeltme terimi küçük olduğundan etkili transconductance yaklaşık olarak main transistorun \(g_m\)'si tarafından belirlenir.

Self-cascode gerilim kazancı

\[ A_v = g_{m,eff}r_{out,eff} \approx g_{m,main} \left[ (g_{m,casc}+g_{mb,casc}) r_{ds,casc}r_{ds,main} \right] \tag{12} \]

Denklem (12), self-cascode kazanç artışının “bedava transconductance üretmekten” değil, esas olarak etkili çıkış direncini büyütmekten geldiğini gösterir.

W/L, kanal uzunluğu ve eşik gerilimi seçimi

Kaynak SCCT tasarımında üç önemli trade-off tartışmaktadır. Aynı dren akımı korunacaksa BD transistorunun daha büyük W/L ile zayıf tersinimin maksimum \(g_m/I_D\) bölgesinde tutulması amaçlanır. Aynı transconductance hedeflenecekse BD OTA yaklaşık \(1/\eta\) oranında daha yüksek akım gerektirebilir; bu ise parazitik kapasiteleri büyütür.

Çıkış direncini yükseltmek için \(M_{casc}\)'ın kanal uzunluğu artırılabilir. Kanal uzunluğu modülasyonunun azalması \(r_{ds,casc}\)'ı büyüterek Denklem (10)'daki etkili çıkış direncini yükseltir.

Eşik gerilimi açısından kaynak, cascode transistorunda medium-threshold (MVT), main transistorunda standard-threshold (SVT) cihaz kullanımını tartışmaktadır. Bu seçim özellikle yaklaşık \(V_{DS}\geq3V_T\) doyum koşulunu ultra düşük besleme altında korumayı kolaylaştırmak için kullanılmaktadır.

Gate-driven OTA topolojisi

GD mimari iki aşamalı bir OTA'dır. Diferansiyel giriş sinyali p-kanal giriş SCCT çiftinin gate terminallerine uygulanır. Giriş transistorlarının bulk terminalleri sabit \(V_A\) bias gerilimine bağlanır.

Kuyruk akımı M7 üzerinden sağlanır. M3/M4 SCCT aktif yükleri diferansiyel akımı tek uçlu sinyale dönüştürür. İkinci kazanç aşamasında M6 common-source bileşik transistoru ve M5 yük yapısı kullanılır.

Kaynak, GD mimaride dikey transistor yığınının yaklaşık 5 \(V_{DS,SAT}\) headroom gerektirdiğini belirtmektedir. Tipik \(V_{DS,SAT}\approx100\) mV varsayımıyla gerekli besleme yaklaşık 500 mV'tur.

Frekans kompanzasyonu \(C_C\) ile current-buffer Miller compensation kullanılarak sağlanmaktadır.

Bulk-driven OTA topolojisi

BD mimarinin ilk aşaması kuyruksuz bir diferansiyel giriş çiftidir. Giriş etkisi bulk terminalleri üzerinden oluşturulur. M3/M4 SCCT'leri aktif yük ve diferansiyel-tek uçlu dönüşüm işlevini gerçekleştirir.

İkinci aşama gate-driven common-source yapıdadır. M5 yük transistorunun bulk terminalinin tersleyen girişe bağlanması kaynak tarafından class-AB davranışıyla ilişkilendirilmektedir.

M7–M10 transistorlarından oluşan yardımcı bias ağı \(V_B\) gerilimini üretir. Bu bias gerilimi giriş ortak-mod seviyesindeki değişimlere tepki vererek diferansiyel ve çıkış kollarındaki çalışma akımlarını stabilize etmeyi amaçlar.

BD mimari maksimum dört transistorluk dikey stack kullandığından yaklaşık 4 \(V_{DS,SAT}\) headroom gerektirir. \(V_{DS,SAT}\approx100\) mV için kaynak minimum beslemeyi yaklaşık 400 mV olarak verir.

İki aşamalı OTA'nın DC kazancı

Kaynak iki aşamalı OTA'nın toplam diferansiyel DC kazancını:

\[ A_{DM}(0) = G_{m1}R_{o1}G_{m2}R_{o2} \tag{13} \]

olarak tanımlar.

\(G_{m1}\) ve \(G_{m2}\) birinci ve ikinci aşamaların etkili transconductance değerleri; \(R_{o1}\) ve \(R_{o2}\) ise bu aşamaların çıkış dirençleridir. Kazanç boyutsuz V/V oranıdır ve sonuçlarda dB biçiminde sunulur.

Her iki tasarımda ikinci aşama ve çıkış dirençleri benzer tutulmaya çalışıldığı için temel fark birinci aşamada oluşur. GD'de \(G_{m1}=g_m\), BD'de \(G_{m1}=g_{mb}\) olduğundan:

\[ \frac{A_{DM}^{GD}(0)} {A_{DM}^{BD}(0)} = \frac{g_{m1a,2a}} {g_{mb1a,2a}} = \frac{1}{\eta} \tag{14} \]

elde edilir. Örneğin \(\eta=0,38\) ise idealize analitik kazanç oranı yaklaşık \(1/0,38\) olur. dB farkı kaynak tarafından \(20\log(1/\eta)\) ile yaklaşık 8,4 dB olarak verilir; gerçek nominal simülasyon farkı yaklaşık 12 dB'dir.

GBW ve kompanzasyon kapasitesi ilişkisi

İki aşamalı OTA'da dominant kutup Miller kompanzasyonuyla oluşturulur. Kaynak:

\[ \omega_{p1} = \frac{1} {R_{o1}G_{m2}R_{o2}C_C} \]

ilişkisinden hareketle:

\[ GBW= \frac{G_{m1}}{C_C} \tag{15} \]

sonucunu kullanmaktadır.

Denklem sağ tarafı boyutsal olarak s⁻¹ verir. Kaynak bunu GBW ilişkisi olarak kullanmakta, simülasyon sonuçlarını ise kHz cinsinden raporlamaktadır. Verianla anlatımında kaynak denkleminin tanımı değiştirilmemiştir.

Faz marjı neden ikinci kutba bağlıdır?

Sağ yarı düzlem sıfırının etkisi ihmal edildiğinde kaynak faz marjını:

\[ \phi_m= 90^\circ- \arctan \left( \frac{GBW}{\omega_{p2}} \right) \tag{16} \]

olarak ifade eder.

İkinci kutup yaklaşık ikinci aşama transconductance'ı ve yük kapasitansıyla ilişkili olduğundan ilgili ifadeler Denklem (16)'ya yerleştirildiğinde:

\[ \phi_m= 90^\circ- \arctan \left( \frac{G_{m1}C_L} {G_{m2}C_C} \right) \tag{17} \]

elde edilir.

Burada \(C_L\) yük kapasitansı, \(C_C\) Miller kompanzasyon kapasitansıdır. \(G_{m1}\) azalırsa aynı faz marjı için \(C_C\)'nin de küçültülebileceği görülür.

BD giriş aşamasında \(G_{m1}=g_{mb}=\eta g_m\) olduğundan kaynak:

\[ C_C^{BD} \approx \eta C_C^{GD} \tag{18} \]

ilişkisini türetmektedir.

Gerçek devrede ikinci dereceden etkiler bulunduğu için simülasyonda \(C_C^{BD}/C_C^{GD}\) oranı tam olarak \(\eta\) değildir. Kaynak BD için 600 fF, GD için 1,8 pF seçmiştir.

Bulk-Driven OTA Neden Daha Yüksek Slew Rate Gösterebiliyor?

Bulk-driven OTA'nın daha yüksek slew-rate göstermesinin temel nedeni, benzer kararlılık hedefinde daha düşük \(G_{m1}\) nedeniyle daha küçük Miller kompanzasyon kapasitesinin kullanılabilmesidir. Aynı bias akımıyla \(SR_{int}=I_{bias}/C_C\) olduğundan \(C_C\)'nin küçülmesi iç slew-rate'i yükseltir; kaynak BD topolojisinin kuyruksuz/class-AB özelliklerinin de büyük-sinyal geçici rejime katkı sağladığını belirtmektedir.

İç slew-rate denklemi

\[ SR_{int} = \frac{I_{bias}}{C_C} \tag{19} \]

\(I_{bias}\) amper, \(C_C\) farad cinsindeyse sonuç V/s birimindedir. Aynı akımda \(C_C\) yarıya düşerse ideal iç slew-rate iki katına çıkar. Kaynağın BD için 600 fF, GD için 1,8 pF kullanması bu avantajın temel tasarım nedenidir.

Gürültü denklemi

Kaynak girişe indirgenmiş gerilim gürültüsü güç spektral yoğunluğunu yaklaşık olarak:

\[ S_{v,in}(f) \approx \frac{8kT\gamma}{G_{m1}} \left( 1+ \frac{g_{m3b,4b}} {G_{m1}} \right) + \frac{K_f} {C_{OX}^2WLf} \tag{20} \]

biçiminde verir.

İlk terim termal/beyaz gürültü bileşenini, ikinci terim 1/f flicker gürültü bileşenini temsil eder. \(k\) Boltzmann sabiti, \(T\) sıcaklık, \(\gamma\) termal gürültü katsayısıdır; kaynak uzun kanallı transistorlar için yaklaşık 2/3 değerini hatırlatmaktadır. \(K_f\) flicker gürültü katsayısı, \(C_{OX}\) birim alan gate oxide kapasitansı, \(W\) ve \(L\) transistor geometrileri ve \(f\) frekanstır.

Denklemde \(G_{m1}\) paydada bulunduğundan daha düşük giriş transconductance'ı daha yüksek termal gürültüye yol açar. BD'nin temel gürültü dezavantajı buradan gelir.

GD mimarinin CMRR denklemi

Ortak-mod reddetme oranı (Common-Mode Rejection Ratio, CMRR), diferansiyel kazancın ortak-mod kazanca oranıdır. Kaynak GD OTA için DC CMRR'yi:

\[ CMRR_{GD}(0) \approx 2 \frac{g_{m1,2}+g_{mb1,2}} {\varepsilon} r_{d7} \tag{21} \]

olarak verir.

\(r_{d7}\), kuyruk akım kaynağı M7'nin çıkış direncidir. \(\varepsilon\), M3B–M4B akım aynasının göreli hatasını temsil eder ve kaynak bunu \(i_{d4}/i_{d3}=1+\varepsilon\) biçiminde tanımlar.

GD mimarinin PSRR ilişkisi

Besleme reddetme oranı (Power-Supply Rejection Ratio, PSRR), beslemedeki değişimin çıkışa ne kadar bastırılarak taşındığını ifade eder. Kaynak:

\[ PSRR_{GD}(0) \approx 2\frac{g_{m1,2}}{\varepsilon}r_{d7} \approx \frac{g_{m1,2}} {g_{m1,2}+g_{mb1,2}} CMRR_{GD}(0) \tag{22} \]

ilişkisini kullanmaktadır. Bu nedenle GD devrede DC PSRR ve CMRR değerleri benzer mertebede beklenmektedir.

BD yardımcı bias ağının ortak-mod davranışı

BD yapıda ortak-mod giriş yardımcı bias ağı üzerinden \(V_B\) gerilimini değiştirir. Kaynak:

\[ v_{B,CM} = - \frac{ 2g_{mb7A,8A}R_{oB} }{ 1+2g_{m7A,8A}R_{oB} } v_{i,CM} \tag{23} \]

ilişkisini verir.

Kaynak ayrıca yardımcı ağın eşdeğer küçük-sinyal direncini:

\[ R_{oB}=(g_mr_d)_{9A}r_{d9B} \]

olarak tanımlar.

Bu bias değişiminin giriş çiftindeki küçük-sinyal akıma katkısı:

\[ i_{d1A,2A,CM} = g_{m1A,2A}v_{B,CM} + g_{mb1A,2A}v_{i,CM} \tag{24} \]

şeklindedir.

Denklem (23), Denklem (24)'e yerleştirildiğinde:

\[ i_{d1A,2A,CM} = \frac{g_{mb1A,2A}} {1+2g_{m7A,8A}R_{oB}} \left[ 1+ 2R_{oB} \left( g_{m7A,8A} - g_{m1A,2A} \frac{g_{mb7A,8A}} {g_{mb1A,2A}} \right) \right] v_{i,CM} \tag{25} \]

elde edilir.

BD mimarinin CMRR ifadesi

Kaynak giriş aşamasının diferansiyel kazancını \(A_{DM}^{BD}(0)=g_{mb1a,2a}R_{o1}\) kabul ederek:

\[ CMRR_{BD}(0) = \frac{ 1+2g_{m7A,8A}R_{oB} }{ \left[ 1+ 2 \left( g_{m7A,8A} - g_{m1A,2A} \frac{g_{mb7A,8A}} {g_{mb1A,2A}} \right) R_{oB} \right] \varepsilon' } \tag{26} \]

ifadesine ulaşmaktadır.

\(\varepsilon'\), BD yapısındaki ilgili M3B–M4B akım aynası göreli mismatch terimidir. Kaynağın analitik yorumu şudur: yardımcı M7–M8 transistorları ana M1–M2 giriş transistorlarıyla uygun oranlarda eşleşirse parantez içindeki fark terimi önemli ölçüde iptal olabilir. \(R_{oB}\)'nin yüksek olması da paydaki ortak-mod geri besleme kazancını artırır. Bu nedenle BD'nin düşük \(g_{mb}\)'sine rağmen DC CMRR değerinin GD ile rekabetçi veya bazı koşullarda daha yüksek olması mümkündür.

Çalışmanın Yöntemi ve Bulguları

Karşılaştırmanın simülasyon temeli

İki devre aynı 180 nm TSMC CMOS teknoloji modeliyle uygulanmıştır. Kaynak, SCCT yapılarında iki eşik gerilimi sınıfı kullanmaktadır.

• nMOS medium-threshold \(V_{TH0}\): 310 mV
• nMOS standard-threshold \(V_{TH0}\): 500 mV
• pMOS medium-threshold \(V_{TH0}\): −240 mV
• pMOS standard-threshold \(V_{TH0}\): −490 mV

Transistor boyutları yaklaşık \(|V_{DS}|=100\) mV subthreshold doyum kriterini sağlayacak şekilde optimize edilmiştir.

Transistor geometrileri ve temel tasarım ayarları

Nominal küçük-sinyal parametreleri

Kaynak bu değerlerden her iki ilgili transistor grubu için \(\eta\approx0,38\) oranını çıkarmaktadır. BD devrede 105,8 nS bulk transconductance ile 276,2 nS gate transconductance arasındaki oran yaklaşık bu değeri verir.

Nominal frekans yanıtı

GD mimari yaklaşık 12 dB daha yüksek nominal DC kazanç göstermiştir. Kaynağın basit \(\eta\) ilişkisine göre teorik fark 8,4 dB'dir; gerçek simülasyon farkının daha büyük olması çıkış dirençleri ve ikinci dereceden devre etkilerinin tamamen eşit olmamasına bağlanmaktadır.

Kaynak GD ve BD frekans eğrilerinin düşük frekans bölgelerinde benzer düşüş eğimine sahip olduğunu, ancak GD tasarımda unity-gain bölgesindeki peaking nedeniyle kesişim frekansının 30,9 kHz'e uzadığını belirtmektedir. BD için karşılık gelen değer 19,35 kHz'dir.

GD'deki peaking, kaynak tarafından kompleks eşlenik kutuplarla ilişkilendirilmekte ve bunun kompanzasyonu BD yapıya göre daha zorlaştırdığı belirtilmektedir.

Kaynak, her iki topolojinin bant genişliğinin mHz mertebesinden yaklaşık 10 kHz'e kadar uzanan düşük frekanslı biyopotansiyel uygulamalarına yönelik ECG, EEG ve EMG ön uçları açısından yeterli olabileceğini tartışmaktadır. Bu ifade bir klinik doğrulama değildir; devre bant genişliğinin bilinen biyopotansiyel frekans aralıklarıyla mühendislik karşılaştırmasıdır.

CMRR ve PSRR frekans davranışı

Nominal DC'de BD CMRR değeri 115 dB civarında, GD değeri 106 dB olarak raporlanmıştır. Böylece BD, ortak-mod sinyal bastırmada nominal DC koşulunda daha yüksek sonuç vermiştir.

PSRR açısından nominal DC değerleri birbirine daha yakındır: GD 107 dB, BD 104,5 dB. Ancak frekans yükseldikçe GD PSRR'nin daha geniş bant koruduğu raporlanmıştır. Kaynak örneğinde 10 kHz civarında GD yaklaşık 50 dB reddetmeyi sürdürürken BD cevabı belirgin biçimde bozulmuştur.

Küçük-sinyal ve büyük-sinyal geçici rejim

Kaynak küçük-sinyal step testi için 20 mV tepe-tepe giriş kullanmıştır. Nominal pozitif/negatif %1 yerleşme süreleri:

• BD: 95,47 / 79,83 μs
• GD: 112,9 / 98,37 μs

Büyük-sinyal testi 300 mV tepe-tepe girişle yapılmıştır. Aynı quiescent current koşulunda BD eğrisinin daha dik olduğu ve daha hızlı büyük-sinyal davranışı verdiği gösterilmiştir. Kaynak bunu doğrudan BD için gereken daha küçük \(C_C\) ile ilişkilendirmektedir.

Gürültü sonuçları

10 mHz flicker gürültüsünde 96,4/36,7 yaklaşık 2,6; 1 kHz beyaz gürültüde 1,45/0,56 da yaklaşık 2,6 oranındadır. Kaynak bu oranın \(1/\eta\approx2,6\) ile yaklaşık örtüştüğünü vurgulamaktadır.

Proses köşesi analizi

CMOS tasarımında TT, FF, FS, SS ve SF ifadeleri genel proses-köşesi adlandırmasıdır. İlk harf nMOS, ikinci harf pMOS hız sınıfını temsil eder; T tipik, F hızlı, S yavaş cihaz köşesidir. Bu açıklama proses-köşe isimlerini anlamaya yönelik genel CMOS tasarım bilgisidir; sayısal sonuçlar kaynak simülasyonundan gelir.

Kaynak, iki topolojinin de proses köşeleri altında genel olarak sağlam davranış gösterdiğini belirtmektedir. GD kazanç ve gürültü açısından avantajını korurken BD'nin CMRR ve büyük-sinyal metrikleri birçok köşede güçlü kalmaktadır.

1000 iterasyonlu Monte Carlo mismatch analizi

Monte Carlo analizi proses mismatch duyarlılığını tek bir nominal simülasyon yerine istatistiksel dağılım halinde değerlendirmektedir. Kaynak her iki mimarinin birçok metrikte karşılaştırılabilir standart sapmalara sahip olduğunu belirtirken offset dağılımının özellikle BD'de daha geniş olduğunu sayısal olarak göstermektedir.

Sıcaklık değişimi

Her iki mimaride de 80 °C'de DC kazanç ve GBW düşmektedir. GD bütün sıcaklıklarda daha yüksek kazanç ve GBW verirken BD büyük-sinyal metriklerinde avantajını sürdürmektedir. Kaynak özellikle 80 °C'de BD CMRR'nin GD'den belirgin biçimde yüksek çıktığını vurgulamaktadır.

Besleme gerilimi değişimi

Kaynak BD performansının besleme gerilimine GD'den daha duyarlı olduğunu belirtmektedir. Bunun nedeni bulk transconductance'ın bias ve substrate koşullarına güçlü biçimde bağlı olmasıdır.

Bulk-Driven OTA Giriş Ortak-Mod Aralığında Ne Kazandırıyor?

Kaynak Tablo 9, BD OTA'nın giriş ortak-mod gerilimi besleme raylarına yaklaşırken GD'ye göre daha kullanılabilir performans koruduğunu göstermektedir. Bunun temel nedeni BD giriş yolunda gate eşik geriliminin doğrudan sinyal headroom'unu sınırlamamasıdır; ancak raylara çok yaklaşınca BD performansı da bozulur ve sonuç rail-to-rail ifadesinin bütün metriklerin her giriş seviyesinde sabit kaldığı anlamına gelmez.

Kaynak Tablo 9'un 390 mV satırındaki GD %1 yerleşme-zamanı hücresi PDF'de “577.7335.9” biçiminde basılmıştır. İki sayının arasında ayırıcı karakter görünmediği için Verianla metni bunu tahmin ederek “577,7/335,9 μs” veya başka bir değere dönüştürmemiştir. Aynı satırda BD yerleşme süreleri 128,6 / 95,6 μs olarak okunmaktadır.

State-of-the-art karşılaştırmasının anlamı

Kaynak Tablo 10 önerilen/toplanan sonuçları yakın dönem ULV/ULP OTA çalışmalarına karşı karşılaştırmaktadır. Bu tablonun önemli bir ayrıntısı, bütün sütunların aynı kanıt tipine sahip olmamasıdır. Dipnotlarda a = measured, b = estimated, c = simulated, d = single-ended ve e = dört numunenin ortalaması olarak işaretlenmiştir.

Kaynağın yorumuna göre GD'nin daha yüksek GBW'si FOM_S'yi, BD'nin daha yüksek büyük-sinyal hızı ise FOM_L'yi avantajlı hale getirmektedir.

Çalışmanın desteklediği sonuçlar

• Aynı teknoloji ve karşılaştırılabilir bias koşullarında GD OTA daha yüksek giriş transconductance'ı ve daha yüksek nominal DC kazanç sağlar.
• GD OTA girişe indirgenmiş beyaz ve flicker gürültü açısından BD'den daha iyi sonuç verir.
• BD OTA daha düşük besleme gerilimiyle çalışabilmektedir.
• BD giriş yapısı gate eşik geriliminin giriş sinyal yoluna getirdiği headroom sınırını büyük ölçüde azaltır.
• BD OTA giriş ortak-mod aralığı açısından özellikle besleme raylarına yakın seviyelerde GD'ye önemli avantaj sağlayabilir.
• SCCT yapısı her iki topolojide çıkış direnci ve kazancı artırmak için etkilidir.
• BD'nin daha düşük \(G_{m1}\)'i benzer faz marjında daha küçük Miller kompanzasyon kapasitesi kullanılmasına izin verir.
• Daha küçük \(C_C\), BD OTA'nın büyük-sinyal slew-rate ve yerleşme zamanındaki avantajına temel katkı sağlar.
• BD CMRR nominal ve bazı PVT koşullarında GD kadar iyi veya daha yüksek olabilir.
• Her iki mimari proses köşesi, sıcaklık ve besleme değişimleri altında çalışabilir; ancak metrik bazında hassasiyetleri aynı değildir.
• 1000 iterasyonlu Monte Carlo sonuçları mismatch etkilerinin iki mimaride nicel olarak değerlendirilmesini sağlamıştır.

Çalışmanın desteklemediği genellemeler

Çalışma BD OTA'nın her uygulamada GD OTA'dan üstün olduğunu göstermemektedir. Gürültü, DC kazanç ve bant genişliği gibi kriterler öne çıktığında GD açık avantajlara sahiptir.

Çalışma GD OTA'nın bütün ultra düşük gerilim uygulamalarında daha iyi olduğunu da göstermemektedir. Giriş headroom'u ve rail-to-rail'e yakın ortak-mod çalışma gerektiğinde BD mimari belirgin avantaj sağlamaktadır.

Mevcut kafa kafaya karşılaştırma iki yeni fiziksel yonganın laboratuvar ölçümü değildir. Her iki devrenin karşılaştırılabilir sonuçları pre-layout simülasyondan gelir. Önceki BD uygulamasının ölçülmüş sonuçları literatür karşılaştırmasında ayrıca kullanılmaktadır.

Çalışmada kullanılan 180 nm TSMC prosesindeki sonuçlar başka CMOS düğümlerine, başka foundry proseslerine veya farklı transistor body erişim yapılarına doğrudan aynı sayılarla taşınamaz.

Bulk-driven tasarımın uygulanması erişilebilir bulk terminalleri gerektirir. Kaynak, triple-well veya bağımsız-well proses gereksinimi, bulk-source birleşiminin ileri kutuplanma riski ve latch-up kaygıları gibi uygulama kısıtlarını giriş bölümünde tartışmaktadır.

Kaynak 0,4 V altındaki koşulların body-source birleşiminin güçlü ileri kutuplanmasını sınırlandırabileceğini tartışsa da bu durum bütün prosesler ve bütün layout koşulları için evrensel güvenlik garantisi olarak yorumlanmamalıdır.

Çalışmanın güçlü yönleri

Çalışmanın güçlü yönlerinden biri, BD ve GD farkını yalnız nominal tek bir kazanç değeri üzerinden değerlendirmemesi; transistor seviyesindeki analitik denklemleri, frekans kompanzasyonunu, gürültüyü, CMRR/PSRR'yi, slew-rate'i, process corners, sıcaklık, besleme, ortak-mod giriş ve Monte Carlo mismatch sonuçlarıyla birlikte ele almasıdır.

İkinci güçlü yön, karşılaştırmanın aynı CMOS teknoloji modelinde ve aynı 10 nA bias akımı temelinde yapılmasıdır. Besleme gerilimleri topolojilerin gerçek headroom gereksinimlerine göre BD için 0,4 V, GD için 0,5 V seçilmiştir.

Başlıca sınırlılıklar

• Mevcut BD–GD kafa kafaya karşılaştırma pre-layout simülasyon temellidir.
• GD karşılığı için aynı kapsamda fiziksel ölçüm bulunmamaktadır.
• Teknoloji 180 nm TSMC ile sınırlıdır.
• Bulk terminalinin erişilebilirliği proses seçimine bağlıdır.
• BD yapıda düşük \(g_{mb}\) gürültüyü ve küçük-sinyal kazancı olumsuz etkiler.
• Bulk transconductance bias ve substrate koşullarına duyarlı olduğundan BD'nin besleme değişimine hassasiyeti daha yüksek olabilir.
• Kaynağın Tablo 9'unda bir yerleşme-zamanı hücresinin tipografik ayrımı belirsizdir; bu değer kaynak dışı tahminle düzeltilmemiştir.
• Makalenin “deep-subthreshold” terminolojisi ile Denklem (3) sonrası çok daha derin alt eşik bölgesinden kaçınılması gerektiği açıklaması birlikte okunmalıdır.

Sonuçların mühendislik açısından anlamı

Çalışmanın en önemli mesajı, bulk-driven yaklaşımın yalnız “düşük transconductance nedeniyle kötü bir gate alternatifi” olarak değerlendirilmemesi gerektiğidir. BD mimari, gate-driven yapının çok düşük gerilimlerde karşılaştığı headroom problemini farklı bir transistor kontrol terminali kullanarak çözer; buna karşılık kazanç ve gürültü maliyeti öder.

Self-cascode yaklaşımı, BD'nin düşük transconductance'ını doğrudan yükseltmez. Bunun yerine etkili çıkış direncini büyüterek toplam kazancı korumaya çalışır. Bu ayrım önemlidir; SCCT, \(g_{mb}\)'yi \(g_m\)'ye dönüştüren bir yapı değildir.

Benzer biçimde BD'nin yüksek slew-rate avantajı da “bulk terminali fiziksel olarak daha hızlıdır” biçiminde yorumlanmamalıdır. Kaynak analizinde temel mekanizma daha düşük \(G_{m1}\) nedeniyle daha küçük kompanzasyon kapasitesi kullanılabilmesi ve BD çıkış yapısının büyük-sinyal davranışıdır.

Sonuç olarak tasarım seçimi hedef gereksinime bağlıdır. Daha yüksek kazanç, daha düşük gürültü ve daha yüksek küçük-sinyal bant genişliği öncelikliyse GD; çok düşük besleme gerilimi, raylara yakın giriş ortak-mod aralığı ve güçlü büyük-sinyal geçici rejim davranışı öncelikliyse BD daha uygun bir başlangıç noktasıdır.

Kaynak ve Yöntem Notu

Özgün başlık: Bulk-Driven vs. Gate-Driven OTAs in Deep-Subthreshold ULV Operation: Analytical and Robustness Comparison in Self-Cascode Architectures

Yazarlar: Salvatore Pennisi; Marco Privitera; Muhammad Omer Shah.

Yazar sırası: Kaynaktaki sıra aynen korunmuştur.

Eş katkı: Kaynakta eş birinci yazarlık/eş katkı bildirimi bulunmamaktadır.

Sorumlu yazar: Salvatore Pennisi.

Kurum: DIEEI — Dipartimento di Ingegneria Elettrica Elettronica e Informatica, University of Catania, 95125 Catania, Italy.

Dergi: Chips.

Yayınevi: MDPI, Basel, Switzerland.

Cilt / sayı / makale numarası: 5 / 2 / 14.

DOI: 10.3390/chips5020014.

Resmî DOI bağlantısı: https://doi.org/10.3390/chips5020014

Alınma tarihi: 1 Mayıs 2026.

Revizyon tarihi: 7 Haziran 2026.

Kabul tarihi: 12 Haziran 2026.

Yayın tarihi: 14 Haziran 2026.

Kaynak türü: Article — analitik ve devre simülasyonu temelli özgün araştırma makalesi.

Hakemlik durumu: Chips, uluslararası hakemli açık erişimli bir MDPI dergisidir; çalışma yayımlanmış dergi makalesidir.

Preprint durumu: İncelenen makalede ayrı bir preprint sürümü belirtilmemektedir. Çalışma, yazarların 2025 ICECS konferansındaki önceki ön iletişimini genişlettiğini açıkça belirtmektedir.

Lisans: Creative Commons Attribution — CC BY.

Ana bilimsel yöntem: Zayıf tersinim/alt eşik MOS analitik modeli; self-cascode küçük-sinyal analizi; iki aşamalı BD ve GD OTA pre-layout simülasyon karşılaştırması; process-corner, sıcaklık, VDD, giriş ortak-mod ve Monte Carlo mismatch analizleri.

CMOS teknolojisi: TSMC 180 nm.

Ana bias akımı: 10 nA.

Nominal besleme: BD = 0,4 V; GD = 0,5 V.

Nominal kompanzasyon: BD = 600 fF; GD = 1,8 pF.

Monte Carlo: 1000 iterasyon, 27 °C.

Deney / simülasyon ayrımı: Bu makalenin doğrudan BD–GD karşılaştırması iki pre-layout simülasyona dayanmaktadır. Kaynağın önceki BD çalışması fiziksel ölçümle doğrulanmıştır; eşdeğer GD ölçüm verisi olmadığı için mevcut karşılaştırma simülasyon tabanında tutulmuştur.

Yazar katkıları: Kavramsallaştırma: Salvatore Pennisi. Veri düzenleme: Muhammad Omer Shah ve Marco Privitera. İlk taslak: Salvatore Pennisi ve Muhammad Omer Shah. Gözden geçirme ve düzenleme: tüm yazarlar. Biçimsel analiz: tüm yazarlar. Süpervizyon: Salvatore Pennisi.

Finansman: Çalışma SAMOTHRACE (ECS00000022) projesi kapsamında geliştirilmiş ve European Union NextGeneration EU aracılığıyla MUR-PNRR tarafından finanse edilmiştir.

Etik kurul: Uygulanabilir değil.

Bilgilendirilmiş onam: Uygulanabilir değil.

Veri erişilebilirliği: Yazarlar çalışmanın özgün katkılarının makale içinde bulunduğunu ve ek soruların sorumlu yazara yöneltilebileceğini belirtmektedir.

Çıkar çatışması: Yazarlar çıkar çatışması olmadığını bildirmiştir.

Kaynak içi tipografik belirsizlik: Tablo 9'un ICM = 390 mV satırındaki GD %1 yerleşme-zamanı hücresi PDF'de “577.7335.9” olarak görünmektedir. Kaynakta ayırıcı net olmadığı için Verianla bu değeri tahmin yoluyla değiştirmemiştir.

Terminoloji notu: Makale “deep-subthreshold” ifadesini genel ULV çalışma bağlamında kullanmaktadır; teorik bölüm ise \(V_{GS}<V_{th0}-4V_T\) bölgesindeki daha derin çalışmada mismatch, leakage ve trap etkilerinin arttığını belirterek bu bölgeden kaçınılması gerektiğini ifade etmektedir.