LESS (Linear Equivalence Signature Scheme), təhlükəsizliyini xətti kodlar arasındakı gizli ekvivalentliyi tapmağın çətinliyinə əsaslandıran kod əsaslı post-kvant rəqəmsal imza sxemidir. Bu tədqiqat LESS-in hamısını aparata köçürmək əvəzinə, imzalama və doğrulama axınında ən yüksək hesablama yükünü yaradan azaldılmış sətir pilləli forması (Reduced Row Echelon Form, RREF) nüvəsini sürətləndirən sahə-yönümlü FPGA arxitekturası hazırlayır. Sürətləndirici RISC-V əsaslı X-HEEP daxili sisteminə zəif bağlı yaddaş-xəritəli periferik qurğu kimi inteqrasiya edilmiş; sıx matris verilənləri DMA ilə, idarəetmə və pivot məlumatları isə MMIO registrləri üzərindən daşınmışdır.

Mənbənin profil nəticələrində generator_RREF_pivot_reuse funksiyası LESS imzalama əməliyyatının ümumi dövrlərinin %87,73-ni sərf edir. Buna görə dizaynın əsas məqsədi RREF əməliyyatını kiçik aparat izi ilə sürətləndirməkdir. Xilinx Artix-7 xc7a100tftg256-2 üzərində aparılan qiymətləndirmədə bir RREF çağırışı üçün Level 1, Level 3 və Level 5 konfiqurasiyalarında müvafiq olaraq 20,7×, 20,2× və 21,2× sürətlənmə bildirilmişdir. Tam SIGN və VERIFY axınlarında isə sürətlənmə aparata köçürülməyən hashing, idarəetmə və verilənlərin hərəkəti səbəbindən daha aşağıdır; mənbə Cədvəl 5-də SIGN üçün ən yüksək 11,20×, VERIFY üçün ən yüksək 9,91× dəyərləri göstərilir.

Arxitektura matris elementlərini dörd paralel 8 bitlik BRAM bankında saxlayan 32 bitlik söz çıxışı, dörd yollu sonlu sahə arifmetikası, pivot məlumatının təkrar istifadəsi, mərkəzi sonlu vəziyyət maşını və kəsilmə əsaslı proqram-aparat koordinasiyası üzərində qurulmuşdur. GF(127) seçimi də aparat baxımından vacibdir: 127 ədədi 2⁷−1 şəklində Mersenne sadə ədədi olduğuna görə, hasil nəticələrinin mod 127 üzrə azaldılması bahalı ümumi təyinatlı bölmə sxemləri əvəzinə bit qatlama məntiqi ilə həyata keçirilə bilir.

Tədqiqatın güclü tərəfi yalnız sürət deyil, sahə xərcidir. Mənbə Cədvəl 6-ya görə sürətləndirici Level 1-də 2892 LUT, 971 FF və 8 BRAM; Level 3-də 3398 LUT, 1273 FF, 32 BRAM və 3 DSP; Level 5-də 4060 LUT, 1598 FF, 64 BRAM və 8 DSP istifadə edir. Ümumi güc təxminləri müvafiq olaraq 148, 191 və 227 mW-dır. Bununla belə məqalənin öz mətnində bir neçə sayısal uyğunsuzluq var: Level 5 üçün bəzi paraqraflarda “3700-dən az” və ya “3649 LUT” deyildiyi halda cədvəllərdə 4060 LUT verilib; nəticə bölməsindəki 5,58 KeSlice ifadəsi isə xülasə və Cədvəl 8-dəki təxminən 8,7 KeSlice dəyəri ilə uyğun gəlmir. Bu Verianla ötürməsində uyğunsuzluqlar gizlədilməmiş, cədvəl dəyərləri ilə mətn ifadələri bir-birindən ayrılmışdır.

Tədqiqat həmçinin fiziki yan-kanal təhlükəsizliyini sübut etmir. 100 Known Answer Test (KAT) vektoru üzərində dövr sayındakı dəyişmənin tipik olaraq 300 dövrdən aşağı qalması zamanlama baxımından yüksək deterministik davranışa işarə edir; lakin müəlliflər güc analizi, elektromaqnit sızması və xəta inyeksiyasına müqavimətin ayrıca qiymətləndirilməli olduğunu açıq şəkildə bildirirlər. Deməli, bu tədqiqatın göstərdiyi odur ki, RREF nüvəsi kiçik sahəli FPGA aparatı ilə effektiv şəkildə sürətləndirilə bilər; bu, fiziki hücumlara qarşı tam təhlükəsizlik sübutu deyil.

Rəqəmsal imza sxemi hansı üç əsas əməliyyatı yerinə yetirir?

Rəqəmsal imza sistemi üç əsas alqoritmdən ibarətdir. KEYGEN bir-biri ilə riyazi bağlı açıq açarı və gizli açarı yaradır. SIGN, mesajı gizli açarla əlaqələndirərək imza yaradır. VERIFY isə mesajı, imzanı və açıq açarı birlikdə qiymətləndirərək imzanın qəbul və ya rədd edilməsinə qərar verir. LESS də eyni ümumi üçlü quruluşdan istifadə edir; tədqiqat xüsusilə SIGN və VERIFY daxilində təkrar-təkrar işləyən xətti cəbr nüvəsinə yönəlir.

Standartlaşdırma konteksti: Tədqiqat LESS-i NIST-in əlavə post-kvant rəqəmsal imza namizədlərini qiymətləndirdiyi “on-ramp” prosesinin kod əsaslı sxemlərindən biri kimi nəzərdən keçirir. Məqalənin özü LESS-in sonrakı qiymətləndirmə mərhələsinə keçmədiyini də açıq şəkildə bildirir. Buna görə burada təsvir edilən aparat dizaynı “NIST tərəfindən standartlaşdırılmış LESS tətbiqi” kimi deyil, RREF və matris-ağırlıqlı post-kvant iş yükləri üçün sahə-yönümlü sürətləndirmə tədqiqatı kimi oxunmalıdır.

LESS-in riyazi əsası: xətti kod ekvivalentliyi

LESS-in əsas riyazi obyekti sonlu sahə üzərində generator matrisidir. Mənbədə sonlu sahə F_q ilə, k sətir və n sütunlu generator matrisi isə G ilə göstərilir. Mesaj vektoru m, G ilə vurulduqda kod sözü yaradır. Mənbədə bu sətir fəzası belə müəyyən edilir:

\[\mathcal{C}(G)=\{mG:m\in\mathbb{F}_q^k\}\subseteq\mathbb{F}_q^n\]

Formul nəyi izah edir? \(\mathcal{C}(G)\), G matrisinin sətirlərinin yaratdığı xətti kodu ifadə edir. \(m\), \(\mathbb{F}_q^k\) daxilində mesaj/əmsal vektorudur; \(mG\) isə \(\mathbb{F}_q^n\) daxilində kod sözüdür. Burada fiziki vahid yoxdur; bütün kəmiyyətlər sonlu sahə cəbrinin diskret elementləridir.

İki generator matrisinin eyni və ya ekvivalent kod quruluşunu təmsil etməsi üçün sətir bazisini dəyişən tərsinə çevrilə bilən S matrisi ilə sütunları yenidən sıralayıb miqyaslayan monomial Q matrisi istifadə olunur. Mənbədə Xətti Ekvivalentlik Problemi aşağıdakı tənliklə verilir:

\[G'=SGQ \tag{1}\]

Bu tənlikdə \(S\in GL_k(\mathbb{F}_q)\), tərsinə çevrilə bilən \(k\times k\) matrisidir. S-in soldan vurulması sətir bazisini dəyişir, lakin kodun sətir fəzasını dəyişmir. \(Q\) isə hər sətir və sütunda dəqiq bir sıfırdan fərqli element daşıyan monomial matrisdir; mənbə bunu permutasiya matrisi ilə tərsinə çevrilə bilən diaqonal matrisin birləşməsi kimi izah edir. Q-nun sağdan vurulması koordinatları yenidən sıralayır və miqyaslayır.

LESS-in təhlükəsizlik fərziyyəsi uyğun parametrlər və paylanmalar altında G və G′ verildikdə gizli monomial çevrilməni geri əldə etməyin çətin olmasına əsaslanır. Tədqiqat yeni kriptoqrafik təhlükəsizlik sübutu yaratmır; mövcud LESS quruluşunun hesablama baxımından ağır olan matris əməliyyatını aparatda sürətləndirir.

RREF nədir?

Azaldılmış sətir pilləli forması (RREF), matrisin elementar sətir əməliyyatları ilə gətirildiyi kanonik formadır. Pivot kimi istifadə olunan hər aparıcı element 1 edilir; pivotun yerləşdiyi sütundakı digər elementlər sıfırlanır; pivot mövqeləri sətirlər aşağı endikcə sağa irəliləyir və sıfır sətirlər aşağıda toplanır. Eyni sətir fəzasını müəyyən edən iki matris eyni RREF-ə çatdığı üçün RREF, LESS daxilində fərqli bazis təsvirlərini ortaq kanonik təsvirə çevirmək baxımından dəyərlidir.

LESS niyə RREF hesablamasında darboğaz yaşayır?

LESS ekvivalent kod təsvirlərini eyni kanonik formaya gətirmək üçün RREF əməliyyatından çox sayda istifadə etdiyinə görə, xüsusilə SIGN və VERIFY mərhələlərində intensiv sonlu sahə sətir əməliyyatları yaranır; mənbə profilində generator_RREF_pivot_reuse funksiyasının imzalama dövrlərinin %87,73-ni sərf etməsi bu nüvəni açıq şəkildə üstün hesablama xərcinə çevirir.

RREF niyə S matrisini aradan qaldırır?

RREF-in kritik xüsusiyyəti eyni sətir fəzasını müəyyən edən matrislərin eyni azaldılmış sətir pilləli formasına çatmasıdır. S matrisi yalnız sətir bazisini dəyişdirdiyi üçün mənbə aşağıdakı əlaqədən istifadə edir:

\[\operatorname{RREF}(SGQ)=\operatorname{RREF}(GQ)\]

Bu bərabərlikdə S-in təsiri kanonikləşdirmə zamanı yox olur. Beləliklə, doğrulama tərəfində əsas izlənməli quruluş Q-nun sütunlar üzərindəki monomial təsirinə endirilir. Sistematik forma \([I\mid V]\) əldə edildikdə mənbə həmçinin pivot olmayan V sütunlarını miqyas altında leksikoqrafik olaraq normallaşdırır və sonra leksikoqrafik sıralama tətbiq edir. Məqsəd eyni ekvivalentlik sinfindəki fərqli təsvir formalarının Fiat–Shamir xülasəsinə fərqli girişlər verməsinin qarşısını almaqdır.

LESS parametrləri nəyi müəyyən edir?

Mənbə LESS-i kod parametrləri \((n,k,q)\) və protokol parametrləri \((t,\omega,s)\) ilə müəyyən edir. \(n\) kod uzunluğunu, \(k\) ölçünü, \(q\) sonlu sahənin tərtibini göstərir. \(t\), simulyasiya edilən Σ-protokol raundlarının sayıdır. \(\omega\), t raund daxilində sıfırdan fərqli çağırışların sabit Hamming çəkisidir. \(s\) isə açıq/gizli çağırış yuvalarının sayıdır. Mənbəyə görə t-nin artırılması soundness xətasını azaldır; sabit çəkili çağırış quruluşu transcript-i sıxlaşdırmağa kömək edir; daha böyük s açıq açarın ölçüsünü artıra bildiyi halda imza ölçüsünü azalda bilər.

KEYGEN, SIGN və VERIFY axınının LESS daxilində rolu

KEYGEN: Açıq seed-dən əsas G₀ matrisi yaradılır. Əlavə gizli seed-lərdən monomial çevrilmələrin tərsləri törədilir; bunlar G₀ üzərinə tətbiq edilir, RREF-ə çevrilir və sıxlaşdırılmış formaları açıq açarın hissələrinə çevrilir. Eynilik yuvası Q₀=I_n örtülü qəbul edilir. Mənbə açar yaradılmasını birdəfəlik quraşdırma əməliyyatı kimi qiymətləndirdiyi üçün bu mərhələni sürətləndiriciyə daşımayıb, əsas prosessorda saxlamışdır.

SIGN: İmzalama zamanı t ədəd müvəqqəti monomial çevrilmə yaradılır və onlardan kanonik commitment girişləri hazırlanır. Commitment-lar mesaj və salt ilə birlikdə hash edilərək d xülasəsi əldə olunur. Bu xülasə sabit Hamming çəkisi ω olan çağırış vektorunu müəyyən edir. Sıfırdan fərqli çağırışlara uyğun yalnız ω cavab imzaya daxil edilir; digər təsadüfilik seed-tree quruluşu vasitəsilə doğrulayıcı tərəfindən yenidən yaradıla bilər. Bu sıxlaşdırma transcript ölçüsünü nəzarətdə saxlayır.

VERIFY: Meydan okuma x_i=0 olduqda doğrulayıcı müvafiq seed-tree yarpağından müvəqqəti monomial çevrilməni yenidən yaradır və commitment girişini hesablayır. x_i≠0 olduqda sıxlaşdırılmış cavab monomial çevrilməyə açılır, açıq matris yuvasına tətbiq edilir, nəticə RREF-ə gətirilir və pivot olmayan sütunlar kanonikləşdirilir. Sonda bütün yenidən yaradılmış commitment-lar mesaj və salt ilə hash edilir; alınan d′ dəyərinin imzadakı d ilə uyğun gəlməsi gözlənilir.

İstifadə olunan kriptoqrafik terminləri necə oxumaq lazımdır?

CSPRNG (Cryptographically Secure Pseudorandom Number Generator), kriptoqrafik istifadə üçün proqnozlaşdırılması mümkün olmayan çıxış yaratması gözlənilən psevdotəsadüfi ədəd generatorudur. Commitment, protokolun sonradan doğrulanacaq aralıq dəyərini bağlayıcı şəkildə təmsil edir. Σ-protokolu, məlumatın özünü açıqlamadan müəyyən sirrin bilindiyini göstərməyə xidmət edən çağırış-cavab quruluşlu sübutlar ailəsidir. Fiat–Shamir çevrilməsi, interaktiv çağırışı hash çıxışından törədərək protokolu imza istifadəsinə uyğun qeyri-interaktiv formaya çevirir. Salt, eyni girişlərin müxtəlif işə salınmalarda məcburi olaraq eyni xülasə quruluşuna getməsinin qarşısını alan əlavə təsadüfi dəyərdir. Seed-tree isə çoxlu təsadüfi seed-i ayrı-ayrılıqda daşımaq əvəzinə kök seed-dən törəyən budaqlanmış quruluş vasitəsilə lazım olan alt seed-lərin yenidən yaradılmasına kömək edir. Bu izahlar üsulu anlamaq üçündür; tədqiqatın yeni nəticələri deyil.

Profil niyə yalnız RREF nüvəsini aparata köçürür?

Mənbə standart ardıcıl RREF çevrilməsinin \(G\in\mathbb{F}_q^{k\times n}\) üçün sonlu sahə əməliyyatlarının sayını asimptotik olaraq \(\mathcal{O}(k^2n)\), matris və izləmə strukturları üçün deterministik yaddaş tələbini isə \(\mathcal{O}(kn)\) kimi verir. Bu ifadə real dövr sayı deyil; problem böyüdükcə hesablama və saxlama tələblərinin necə miqyaslandığını göstərən asimptotik mürəkkəblik sinfidir.

Sürətləndiricinin yüksək səviyyəli arxitekturası

Aparat dörd əsas quruluş ətrafında qurulub: mərkəzi Control Unit, matrisin saxlandığı G-MEM, sonlu sahə əməliyyatlarını yerinə yetirən Arithmetic Unit və pivot/aralıq vəziyyət məlumatını daşıyan REG bloku. Dizayn yüksək dərəcədə açılmış nəhəng paralel məlumat yolu əvəzinə mərkəzi FSM ilə idarə olunan, dörd elementlik paralelliyə malik daha seriyalaşdırılmış məlumat yolundan istifadə edir. Bu seçim mütləq pik performansdan bir qədər imtina edib sahə xərcini azaltma strategiyasıdır.

RREF aparatında dörd əməliyyat mərhələsi

1. Ön emal: Əvvəlki işə salınmalardan məlum pivot sütunları skan edilir; tələb olunan sətir dəyişmələri edilərək sıfırdan fərqli elementlər kanonik diaqonal mövqelərinə yaxınlaşdırılır. Məqsəd məlum quruluş məlumatını təkrar istifadə etməklə lazımsız axtarış işini azaltmaqdır.
2. Pivotun aşkarlanması: Aktiv diaqonal mövqedən başlayaraq müvafiq sütunda aşağı istiqamətdə sıfırdan fərqli element axtarılır. Pivot başqa sətirdədirsə, söz-paralel sətir dəyişməsi tətbiq edilir. Keçmiş pivot xəritəsi etibarlıdırsa, bəzi axtarışlar atlana bilər.
3. Sətir normallaşdırılması: Pivot elementinin GF(127) daxilində vurma üzrə tərsi tapılır və bütün pivot sətiri bu dəyərlə miqyaslanaraq pivot dəqiq 1 edilir. 32 bitlik məlumat yolu sayəsində dörd 8 bitlik sahə elementi eyni dövrdə emal edilə bilər.
4. Sütunun aradan qaldırılması: Normallaşdırılmış pivot sətiri istinad kimi götürülür. Digər sətirlərdəki pivot sütunu əmsalından istifadə olunaraq sonlu sahədə vur-çıx əməliyyatları yerinə yetirilir və pivot sütunundakı digər elementlər sıfırlanır.

Bu dörd mərhələ bütün lazım olan sütunlar boyunca icra edildikdə RREF tamamlanır. Son matris və yenilənmiş pivot xəritələri əsas sistemə geri ötürülür.

G-MEM niyə dörd banka bölünüb?

Matris sətir-major qaydada saxlanılır və hər GF(127) elementi standart yaddaş strukturları ilə uyğunluq üçün 8 bitlik bir baytda saxlanılır. Mənbə \((r,c)\) elementinin bayt ünvanını aşağıdakı sadə xətti ünvanlama ilə verir:

\[\text{addr}_{\text{byte}}=r\times N+c\]

Burada \(r\) sətir indeksi, \(c\) sütun indeksi və \(N\) sətirdəki ümumi sütun sayıdır. Formul yaddaş ünvanı yaradır; fiziki ölçü vahidi yoxdur, nəticə bayt mövqeyidir.

Fiziki yaddaşda ardıcıl elementlər Bank 0, Bank 1, Bank 2 və Bank 3 arasında paylanır. Beləliklə, dörd bankın 8 bitlik çıxışları birləşdirilərək bir dövrdə 32 bitlik söz və buna görə dörd sahə elementi oxuna bilər. Ünvan 4 bayt sərhədinə hizalanmayıbsa g_addr >> 2 söz indeksini, g_addr[1:0] isə bayt sürüşməsini müəyyən edir; döndürmə şəbəkəsi/barrel shifter veriləni düzgün sıraya gətirir. Yazma yolunda 4 bitlik g_wstrb siqnalı yalnız dəyişdiriləcək baytları aktivləşdirir. Mənbə arxitekturanı həm oxuma, həm yazma zamanı deterministik bir dövrlük gecikmə hədəfi ilə müəyyən edir.

GF(127) arifmetikası aparatı niyə sadələşdirir?

LESS parametrlərində q=127 istifadə olunur. 127, \(2^7-1\) formasında Mersenne sadə ədədidir. Buna görə:

\[2^7\equiv 1\pmod{127}\]

İki 7 bitlik sahə elementinin hasilindən alınan məhsul yuxarı və aşağı 7 bitlik hissələrə bölünə bilər. Mənbə azaltma əməliyyatını belə verir:

\[x\bmod 127=\big((x\gg 7)+(x\ \&\ 127)\big)\bmod 127\]

Dəyişənlər: \(x\), iki GF(127) elementinin hasilindən yaranan aralıq nəticədir. \(x\gg7\), yuxarı bitlərin 7 pillə sağa sürüşdürülmüş formasıdır. \(x\ \&\ 127\), aşağı 7 bitin maskalanmış formasıdır. Riyazi rol: \(2^7\equiv1\) xüsusiyyəti səbəbindən yuxarı 7 bitin daşıdığı \(2^7\) çəkiləri mod 127 altında aşağı hissəyə qatlana bilər. Aparat mənası: ümumi təyinatlı bölmə sxeminə ehtiyac azalır; toplama və sadə bit əməliyyatları ilə modul azaltma aparılır. Mənbə elementlərin yaddaşda 8 bit saxlanıldığını, riyazi olaraq yalnız 7 bitin mənalı olduğunu və hasilin aralıq nəticələrinin daşmanın qarşısını almaq üçün 16 bit formada saxlanıldığını bildirir.

Arifmetik blok modul toplama/çıxma, dörd paralel modul vurma yolu və vurma üzrə tərs üçün 128 girişli lookup table/ROM ehtiva edir. Mənbəyə görə bu tərsləmə quruluşu genişləndirilmiş Evklid alqoritmi kimi daha mürəkkəb çoxmərhələli sxem əvəzinə sabit gecikməli çıxış təmin edir.

REG bloku niyə lazımdır?

REG quruluşu iki N bitlik pivot vektorunu və sətir əməliyyatları üçün aralıq registrləri ehtiva edir. was_pivot, əsas prosessorun əvvəlcədən məlum pivot mövqelərini sürətləndiriciyə ötürməsinə imkan verir. is_pivot, yeni işə salınmada aşkarlanan pivotları qeyd edir və nəticədə əsas sistemə geri göndərilir. Bundan əlavə, sətir dəyişməsi və aradan qaldırma zamanı istifadə olunan söz buferləri, pivot tərsini saxlayan miqyaslama registri, aradan qaldırma əmsalını saxlayan registrlər və matris daxilində mövqeni izləyən ünvan/indeks registrləri mövcuddur.

X-HEEP inteqrasiyası: idarəetmə və məlumat yolları niyə ayrılır?

Sürətləndirici X-HEEP RISC-V sisteminə zəif bağlı, yaddaş-xəritəli periferik qurğu kimi əlavə olunub. Kiçik idarəetmə siqnalları və pivot xəritələri MMIO registrlərindən keçərkən, sıx G matrisi birbaşa DMA ilə sürətləndiricinin yerli yaddaşına ötürülür. Beləliklə CPU böyük matris surətlərini öz load/store axını ilə daşımaq məcburiyyətində qalmır.

Sürücü proqramının dörd mərhələsi var: başlanğıcda PLIC (Platform-Level Interrupt Controller) kəsilmələri və iş parametrləri konfiqurasiya edilir; sonra DMA G matrisini yükləyir və pivot metadatası 32 bitlik MMIO sözləri ilə ötürülür; sürətləndirmə başladıldıqda CPU wfi əmri ilə kəsilməni gözləmə vəziyyətinə keçə bilər; tamamlanma kəsilməsindən sonra əks DMA ötürməsi ilə azaldılmış matris geri alınır, pivot maskaları oxunur və vəziyyət registrləri yoxlanaraq yüksək səviyyəli LESS protokoluna qayıdılır.

Tədqiqatın Metodu və Nəticələri

Təcrübə və qiymətləndirmə platforması

Aparat ölçmələri tək bir FPGA hədəfində aparılmışdır: Xilinx Artix-7 xc7a100tftg256-2. Sürətləndirici sintez edilə bilən RTL kimi müəyyən olunub və X-HEEP daxilində zəif bağlı MMIO periferik qurğusu formasında inteqrasiya edilib. Dizaynın arifmetik quruluşu istehsalçıya xas xüsusi arifmetik makrolardan asılı deyil; lakin kəmiyyət zamanlaması, marşrutlaşdırma, BRAM xəritələndirməsi və güc nəticələri seçilən FPGA-dan asılı olduğuna görə mənbə bu sayısal nəticələri Artix-7 axını ilə məhdudlaşdırır.

Proqram bazası eyni daxili RISC-V axınında işləyən orijinal RREF rutinidir. Kompilyasiya hədəfi RV32IM, optimizasiya səviyyəsi -O2-dir. Dövr sayları platformanın cycle counter-i ilə 100 Known Answer Test (KAT) vektoru üzərində ölçülüb və orta qiymət götürülüb. Buna görə müqayisə masaüstü sinif CPU və ya yüksək performanslı server prosessoru ilə deyil, tədqiqatda istifadə olunan daxili RISC-V proqram bazası ilə aparılır.

Bir RREF çağırışında performans

Bu cədvəl yalnız RREF nüvəsini təcrid edir. 20–21× dəyəri bütün rəqəmsal imza protokolunun eyni nisbətdə sürətləndiyi demək deyil. Bu fərq məqalənin şərhində mərkəzi əhəmiyyət daşıyır.

Aparata ötürmə xərci və interfeys yükü

Hazırlıq mərhələsi DMA quraşdırılması, matris yüklənməsi, kəsilmə konfiqurasiyası və pivot metadatasının ötürülməsini; geri oxuma isə matrisin geri alınmasını, pivot vektorlarının oxunmasını və koordinasiyanı ehtiva edir. Mənbədə ölçülən ümumi əlavə yük bütün səviyyələrdə %1-dən aşağıdır. Bu nəticə bu xüsusi platforma və məlumat yolu quruluşunda DMA və kəsilmə əsaslı rabitənin RREF hesablama müddətini sıxışdıran yeni darboğaz yaratmadığını göstərir.

21× RREF sürətlənməsi niyə bütün LESS imza axınında 21× sürətlənmə demək deyil?

Aparat yalnız RREF nüvəsini sürətləndirdiyinə görə hashing, protokol idarəetməsi, commitment əməliyyatları, kanonikləşdirmə və məlumat hərəkətinin digər hissələri proqramda qalır; buna görə Amdahl qanununa bənzər məhdudiyyət yaranır və mənbə Cədvəl 5-də tam SIGN/VERIFY sürətlənmələri nüvə səviyyəsindəki təxminən 21× dəyərindən aşağı qalır.

Mənbə qeydinə görə 1 kCC = 1000 clock cycle-dir və bu cədvəldəki dövr sayları 100 KAT işə salınmasının ortalamasını təmsil edir.

Mənbədaxili uyğunsuzluq: Cədvəl 5-də SIGN üçün 548_345 konfiqurasiyasında 11,20× sürətlənmə açıq göstərildiyi halda, cədvəldən əvvəlki mətn sistem səviyyəli sürətlənməni “4,0× ilə 9,91× üzəri” intervalında müəyyən edir. Bu iki ifadə tam uyğun deyil. Verianla burada cədvəl dəyərini dəyişmir və mətndəki yuxarı həddi də səssizcə düzəltmir.

KEYGEN üçün performans nəticəsi bildirilməyib. Mənbəyə görə açar yaradılması riyazi olaraq RREF istifadə etsə də, birdəfəlik, adətən offline yerinə yetirilən quraşdırma mərhələsidir; təklif olunan sürətləndirici xüsusilə SIGN və VERIFY-də təkrarlanan generator_RREF_pivot_reuse yükünü hədəflədiyinə görə KEYGEN sürətləndiricidən istifadə etmir.

Zamanlama deterministikliyi və təhlükəsizlik sərhədi

Mənbə FSM axınının gizli sahə elementlərinə görə klassik proqram budaqlanması etmədiyinə görə dizaynı constant-time davranış hədəfi ilə müəyyən edir. 100 fərqli KAT vektorunda dövr sayı dəyişməsi tipik olaraq 300 dövrdən aşağı qalıb; milyonlarla dövrlük əməliyyatlarla müqayisədə bu dəyişmə kiçikdir. Lakin müəlliflər bunun güc analizi, elektromaqnit yayılması və ya xəta inyeksiyasına müqavimət sübutu olmadığını xüsusilə qeyd edirlər.

Bu sürətləndirici fiziki yan-kanal hücumlarına davamlı hesab edilə bilərmi?

Xeyr; tədqiqat dövr sayı baxımından yüksək zamanlama deterministikliyi göstərsə də, açıq güc, elektromaqnit sızması və ya xəta inyeksiyasına qarşı tədbir tətbiq etmir və bu hücum siniflərinə müqavimət üçün ayrıca leakage/fault qiymətləndirməsini gələcək iş kimi saxlayır.

FPGA resurs göstəriciləri nə deməkdir?

FPGA, məntiq quruluşu yenidən konfiqurasiya edilə bilən proqramlaşdırıla bilən aparat platformasıdır. LUT (Lookup Table) əsas kombinasiya məntiqini həyata keçirir. FF (Flip-Flop) bit səviyyəsində vəziyyət/registr saxlayır. BRAM (Block RAM) FPGA daxilində yerləşdirilmiş yaddaş bloklarıdır. DSP blokları isə xüsusilə vurma və bənzər arifmetik əməliyyatlar üçün ayrılmış aparat resurslarıdır. Dizaynın “kiçik” olması yalnız LUT sayı ilə deyil, bu resursların birlikdə nə qədər istifadə olunması ilə qiymətləndirilməlidir.

Sahə istifadəsi

Mənbədaxili uyğunsuzluq: Cədvəl 6 Level 5 üçün 4060 LUT verir. Buna baxmayaraq, dərhal əvvəlki sahə qiymətləndirmə mətni “3700 LUT-dan az” ifadəsini, sonrakı müqayisə paraqrafı isə 3649 LUT ifadəsini istifadə edir. Eyni mənbədəki bu üç rəqəm bir-biri ilə uyğun deyil. Bu ötürmədə rəqəmlər birləşdirilməyib; cədvəldəki 4060 LUT dəyəri cədvəl məlumatı kimi, digər ifadələr isə mənbə mətnindəki uyğunsuzluq kimi göstərilib.

Güc sərfiyyatı və iş tezliyi

Təhlükəsizlik səviyyəsi yüksəldikcə matris ölçüsü, BRAM və DSP istifadəsi artdığı üçün dinamik güc də artır. Mənbənin Artix-7 tətbiqində ən yüksək ümumi dəyər 227 mW-dır. Bu güc dəyərləri yerləşdirmə-marşrutlaşdırmadan sonrakı FPGA təxminləridir; fərqli FPGA ailəsi, gərginlik, saat, yerləşdirmə və iş şəraitində eyni dəyərlərin etibarlı olduğu fərz edilə bilməz.

KeSlice metrikası necə hesablanır?

Mənbə müxtəlif FPGA resurslarını vahid sahə göstəricisində birləşdirmək üçün Equation (2) kimi aşağıdakı metrikanı istifadə edir:

\[\mathrm{eSlice}=\max\left\{\frac{\mathrm{LUT}}{8}+128\times\mathrm{BRAM},\frac{\mathrm{FF}}{16}\right\} \tag{2}\]

Formul nəyi hesablayır? LUT, BRAM və flip-flop istifadəsini ekvivalent slice miqyasına çevirir və üstün olan resurs xərcini seçir. Dəyişənlər: LUT istifadə olunan lookup table sayı, BRAM block RAM miqdarı, FF isə flip-flop sayıdır. Vahid: eSlice ekvivalent slice sayıdır; min eSlice KeSlice kimi ifadə olunur. Riyazi rol: birinci termin LUT və BRAM xərcini, ikinci termin FF xərcini təmsil edir; maksimum götürülərək bunlardan daha üstün olan sahə məhdudiyyəti seçilir.

Məsələn, mənbə Cədvəl 6-dakı Level 5 dəyərləri istifadə edilsə, \(4060/8+64\times128=8699,5\) eSlice; \(1598/16\approx99,875\) eSlice olur. Maksimum dəyər təxminən 8,6995 KeSlice-dır və bu, mənbə Cədvəl 8-dəki 8,699 KeSlice ilə uyğundur. Mənbə xülasəsində də interval təxminən 1,38–8,7 KeSlice kimi verilir.

Mənbədaxili uyğunsuzluq: Nəticə bölməsində ən yüksək təhlükəsizlik səviyyəsinin “ən çox 5,58 KeSlices” istifadə etdiyi yazılıb. Bu dəyər həm xülasənin 8,7 KeSlice yuxarı həddi ilə, həm Cədvəl 8-dəki 8,699 KeSlice dəyəri ilə, həm də mənbə Equation (2) və Cədvəl 6 rəqəmlərindən birbaşa hesablama ilə uyğun gəlmir. Buna görə 5,58 dəyəri doğrulanmış yeganə dəyər kimi təqdim edilməyib.

Mövcud FPGA dizaynları ilə sahə müqayisəsi

Bu müqayisə “ən sürətli FPGA tətbiqi” sıralaması kimi oxunmamalıdır. Mənbə xüsusilə [22] dizaynının LESS-in hamısını yüksək throughput üçün aparata alan arxitektura olduğunu, bu tədqiqatın isə yalnız üstün RREF nüvəsini RISC-V proqram-aparat axını daxilində sürətləndirdiyini bildirir. Tətbiq olunan funksiya əhatələri və bildirilən gecikmə metrikaları fərqli olduğuna görə mütləq latency müqayisəsi aparılmayıb. Cədvəl əsasən təklif olunan dizaynın sahə oxunda hansı nöqtədə dayandığını göstərmək üçün istifadə olunub.

Gələcək iş: yan-kanal qorunması və miqyaslana bilmə

Müəlliflərin ilk gələcək iş istiqaməti fiziki hücumlardır. Mövcud arxitekturada açıq masking və ya fault əks-tədbiri yoxdur. Pivot aşkarlanması, şərti pivot təkrar istifadəsi, sətir dəyişməsi, sütun aradan qaldırılması, yaddaşa çıxış nümunəsi və LUT əsaslı tərsləmə kimi mikroəməliyyatların güc və elektromaqnit sızması baxımından araşdırılması təklif olunur. Mənbə sonlu sahə arifmetik yollarında çox-paylı masking yanaşmasını və glitch-ə davamlı hüceyrə quruluşları kimi Domain-Oriented Masking (DOM) ilə Threshold Implementation (TI) texnikalarını mümkün gələcək istiqamətlər arasında sadalayır.

İkinci istiqamət arxitekturanın digər matris əsaslı problemlərə daşına bilməsidir. Dörd banklı yaddaş, ünvan hizalama/döndürmə şəbəkəsi və pivot təkrar istifadəsi Gaussian elimination-a intensiv digər iş yüklərinə uyğunlaşdırıla bilər. Mənbə QR-UOV kimi çoxdəyişənli xətti cəbr yükü yüksək olan digər post-kvant namizədlərini nümunə göstərir. Lakin bu doğrulanmış performans nəticəsi deyil. Daha böyük sonlu sahələr sadə kombinasiya arifmetikası və inversion ROM əvəzinə daha mürəkkəb çoxdövrlü məlumat yolları tələb edə bilər; daha böyük matrislərdə isə yaddaş bant eni yeni əsas darboğaza çevrilə bilər.

Tədqiqatın dəstəklədiyi nəticələr

• LESS proqram profilində RREF nüvəsi üstün hesablama xərcidir; imzalama dövrlərinin %87,73-ü generator_RREF_pivot_reuse funksiyasında ölçülmüşdür.
• Təklif olunan dörd yollu, BRAM-mərkəzli RREF sürətləndiricisi Artix-7 üzərində bir RREF çağırışında təxminən 20–21× sürətlənmə təmin edib.
• DMA və kəsilmə əsaslı inteqrasiyanın ölçülən offload əlavə yükü üç təhlükəsizlik səviyyəsinin hamısında %1-dən aşağı qalıb.
• Tam SIGN və VERIFY axınlarında sistem səviyyəsində sürətlənmə təmin olunub; lakin protokolun digər hissələri aparata köçürülmədiyinə görə nüvə sürətlənməsindən aşağıdır.
• Mənbə cədvəllərinə görə arxitektura Level 1-dən Level 5-ə qədər 2892–4060 LUT, 8–64 BRAM və 0–8 DSP intervalında resurs istifadə edib.
• Mənbənin güc cədvəlində ümumi güc 148–227 mW intervalındadır.
• 100 KAT vektorunda dövr sayı dəyişməsinin tipik olaraq 300 dövrdən aşağı olması yüksək zamanlama deterministikliyini dəstəkləyir.

Tədqiqatın dəstəkləmədiyi ümumiləşdirmələr

• 21× RREF sürətlənməsi bütün LESS protokolunun hər parametr dəstində 21× sürətləndiyi demək deyil.
• Tədqiqat masaüstü CPU-larda, server prosessorlarında və ya başqa FPGA ailələrində eyni dövr, güc və tezlik nəticələrinə zəmanət vermir.
• Zamanlama deterministikliyi güc analizi, elektromaqnit analizi və ya xəta inyeksiyasına müqavimətin sübutu deyil.
• Təklif olunan arxitekturanın QR-UOV və ya digər matris-ağırlıqlı sxemlərdə eyni performansı verəcəyi eksperimental olaraq göstərilməyib.
• Mənbədəki ziddiyyətli 3649/4060 LUT və 5,58/8,699 KeSlice dəyərləri səssizcə tək dəqiq rəqəmə endirilə bilməz.
• LESS-in NIST-in əlavə rəqəmsal imza prosesində sonrakı mərhələyə keçməməsi bu aparat tədqiqatının birbaşa standartlaşdırılmış imza tətbiqi olduğu demək deyil.

Mənbə və Metod Qeydi

Orijinal tədqiqat: A Lightweight Accelerator for the LESS Digital Signature Scheme

Müəlliflər: Giuseppe Cutrera, Alessandra Dolmeta, Valeria Piscopo, Maurizio Martina, Guido Masera.

Müəllif sırası: Mənbə PDF-dəki sıra qorunub. Mənbədə bərabər töhfə/bərabər birinci müəllif işarəsi yoxdur.

Məsul müəlliflər: Alessandra Dolmeta və Valeria Piscopo.

Qurum: Department of Electronics and Telecommunication (DET), Politecnico di Torino, 10129 Torino, Italy.

Jurnal: Cryptography.

Nəşriyyat: MDPI, Basel, Switzerland.

Cild / say / məqalə nömrəsi: 2026, 10(4), 45.

DOI: 10.3390/cryptography10040045.

Göndərilmə: 17 Nisan 2026.

Reviziya: 23 Haziran 2026.

Qəbul: 29 Haziran 2026.

Nəşr: 3 Temmuz 2026.

Mənbə növü: Article; orijinal aparat arxitekturası, sistem inteqrasiyası və FPGA performans/resurs qiymətləndirməsi təqdim edən mühəndislik tədqiqatıdır.

Rəy statusu: Cryptography, MDPI tərəfindən nəşr olunan rəyli elmi jurnaldır. Məqalənin PDF-ində Received, Revised, Accepted və Published tarixləri ayrıca göstərilir.

Lisenziya: Creative Commons Attribution 4.0 International (CC BY 4.0). Müəllif hüquqları müəlliflərə məxsusdur; nəşriyyat lisenziya sahibi kimi MDPI-dir.

Rəsmi keçid: https://doi.org/10.3390/cryptography10040045

Maliyyələşdirmə: Müəlliflər tədqiqatın xarici maliyyələşdirmə almadığını bildiriblər.

Məlumat əlçatanlığı: Tədqiqatın orijinal töhfələrinin məqalədə olduğu, əlavə sualların məsul müəlliflərə yönəldilə biləcəyi bildirilir.

Maraqlar toqquşması: Müəlliflər maraqlar toqquşması bildirməyiblər.

Müəllif töhfələri: Konseptuallaşdırma, metodologiya, tətbiq, doğrulama və məlumatların tənzimlənməsi G.C., A.D. və V.P.; ilk layihənin yazılması G.C., A.D. və V.P.; nəzərdən keçirmə/redaktə və vizuallaşdırma A.D., V.P., M.M. və G.M.; məsləhətçilik M.M. və G.M. tərəfindən həyata keçirilib.

Əsas metodoloji sərhəd: Kəmiyyət nəticələri Xilinx Artix-7 xc7a100tftg256-2 hədəfi və daxili RV32IM proqram bazası üçün bildirilib. Başqa FPGA ailəsi, başqa prosessor və ya başqa saat/yerləşdirmə şərtlərinə birbaşa ümumiləşdirilməməlidir.

Təhlükəsizlik sərhədi: Tədqiqat fiziki yan-kanal və ya xəta inyeksiyasına müqaviməti qiymətləndirməyib. Zamanlama deterministikliyi ayrı ölçüdür və fiziki sızma müqaviməti ilə eyni məna daşımır.

Mənbədaxili sayısal uyğunsuzluqlar: (1) Cədvəl 5 SIGN üçün 11,20× dəyərini ehtiva etdiyi halda yaxın mətn yuxarı intervalı təxminən 9,91× kimi ifadə edir. (2) Cədvəl 6 və Cədvəl 8 Level 5 üçün 4060 LUT verdiyi halda sahə mətni 3700-dən az, sonrakı paraqraf isə 3649 LUT ifadələrindən istifadə edir. (3) Xülasə və Cədvəl 8 Level 5 sahəsini təxminən 8,7/8,699 KeSlice göstərdiyi halda nəticə bölməsində 5,58 KeSlice yazılıb. Verianla bu fərqləri səssizcə düzəltməyib.