LESS (Linear Equivalence Signature Scheme), xavfsizligini chiziqli kodlar orasidagi yashirin ekvivalentlikni topish qiyinligiga asoslaydigan kodga asoslangan kvantdan keyingi raqamli imzo sxemasidir. Ushbu tadqiqot LESSning barchasini apparatga ko‘chirish o‘rniga, imzolash va tekshirish oqimida eng katta hisoblash yukini hosil qiluvchi keltirilgan satr pog‘onali shakli (Reduced Row Echelon Form, RREF) yadrosini tezlashtiradigan maydon-tejamkor FPGA arxitekturasini ishlab chiqadi. Tezlatgich RISC-V asosidagi X-HEEP o‘rnatilgan tizimiga bo‘sh bog‘langan, xotiraga xaritalangan periferik qurilma sifatida integratsiya qilingan; zich matritsa ma’lumotlari DMA orqali, boshqaruv va pivot ma’lumotlari esa MMIO registrlari orqali uzatilgan.

Manba profillash natijalarida generator_RREF_pivot_reuse funksiyasi LESS imzolash amaliyotining jami sikllarining %87,73ini sarflaydi. Shu sababli dizaynning asosiy maqsadi RREF amalini kichik apparat maydoni bilan tezlashtirishdir. Xilinx Artix-7 xc7a100tftg256-2 da o‘tkazilgan baholashda bitta RREF chaqirig‘i uchun Level 1, Level 3 va Level 5 konfiguratsiyalarida mos ravishda 20,7×, 20,2× va 21,2× tezlashuv qayd etilgan. To‘liq SIGN va VERIFY oqimlarida esa tezlashuv apparatga ko‘chirilmagan hashing, boshqaruv va ma’lumot ko‘chirish sababli pastroq; manba 5-jadvalda SIGN uchun eng yuqori 11,20×, VERIFY uchun eng yuqori 9,91× qiymatlarni beradi.

Arxitektura matritsa elementlarini to‘rtta parallel 8 bitli BRAM bankida saqlaydigan 32 bitli so‘zli kirish, to‘rt yo‘lli chekli maydon arifmetikasi, pivot ma’lumotini qayta ishlatish, markaziy chekli holatlar mashinasi va uzilish asosidagi dasturiy-apparat muvofiqlashtirishiga qurilgan. GF(127) tanlovi ham apparat jihatdan muhim: 127 soni 2⁷−1 ko‘rinishidagi Mersenne tub soni bo‘lgani sababli, ko‘paytma natijalarini mod 127 bo‘yicha kamaytirish qimmat umumiy maqsadli bo‘lish sxemalari o‘rniga bitlarni buklash mantiqi bilan bajarilishi mumkin.

Tadqiqotning kuchli tomoni faqat tezlik emas, maydon xarajatidir. Manba 6-jadvalga ko‘ra tezlatgich Level 1 da 2892 LUT, 971 FF va 8 BRAM; Level 3 da 3398 LUT, 1273 FF, 32 BRAM va 3 DSP; Level 5 da 4060 LUT, 1598 FF, 64 BRAM va 8 DSP ishlatadi. Jami quvvat baholari mos ravishda 148, 191 va 227 mW. Biroq maqolaning o‘z matnida bir nechta sonli nomuvofiqlik bor: Level 5 uchun ayrim paragraflarda “3700 dan kam” yoki “3649 LUT” deyilsa, jadvallarda 4060 LUT berilgan; xulosa bo‘limidagi 5,58 KeSlice ifodasi esa annotatsiya va 8-jadvaldagi taxminan 8,7 KeSlice qiymatiga mos kelmaydi. Ushbu Verianla talqinida nomuvofiqliklar yashirilmagan, jadval qiymatlari va matn ifodalari bir-biridan ajratilgan.

Tadqiqot jismoniy yon-kanal xavfsizligini ham isbotlamaydi. 100 ta Known Answer Test (KAT) vektorida sikllar sonidagi o‘zgarish odatda 300 sikldan past qolishi vaqt bo‘yicha yuqori deterministik xatti-harakatga ishora qiladi; biroq mualliflar quvvat tahlili, elektromagnit sizib chiqish va xato kiritishga qarshilik alohida baholanishi kerakligini aniq ta’kidlaydi. Demak, ushbu tadqiqot ko‘rsatadigani RREF yadrosini kichik maydonli FPGA apparati bilan samarali tezlashtirish mumkinligidir; bu jismoniy hujumlarga qarshi to‘liq xavfsizlik isboti emas.

Raqamli imzo sxemasi qaysi uchta asosiy amalni bajaradi?

Raqamli imzo tizimi uchta asosiy algoritmdan iborat. KEYGEN o‘zaro matematik bog‘langan ochiq kalit va maxfiy kalitni yaratadi. SIGN, xabarni maxfiy kalit bilan bog‘lab imzo yaratadi. VERIFY esa xabar, imzo va ochiq kalitni birgalikda baholab, imzoni qabul qilish yoki rad etish to‘g‘risida qaror qiladi. LESS ham shu umumiy uchlik tuzilmasidan foydalanadi; tadqiqot ayniqsa SIGN va VERIFY ichida takroran ishlaydigan chiziqli algebra yadrosiga qaratilgan.

Standartlashtirish konteksti: Tadqiqot LESSni NIST qo‘shimcha kvantdan keyingi raqamli imzo nomzodlarini baholaydigan “on-ramp” jarayonidagi kodga asoslangan sxemalardan biri sifatida ko‘rib chiqadi. Maqolaning o‘zi LESS keyingi baholash bosqichiga o‘tmaganini ham aniq qayd etadi. Shu sababli bu yerda tasvirlangan apparat dizayni “NIST tomonidan standartlashtirilgan LESS implementatsiyasi” sifatida emas, RREF va matritsa-og‘ir kvantdan keyingi ish yuklari uchun maydon-tejamkor tezlashtirish tadqiqoti sifatida o‘qilishi kerak.

LESSning matematik asosi: chiziqli kod ekvivalentligi

LESSning asosiy matematik obyekti chekli maydon ustidagi generator matritsasidir. Manbada chekli maydon F_q bilan, k satr va n ustunli generator matritsasi esa G bilan belgilanadi. Xabar vektori mG ga ko‘paytirilganda kod so‘zini hosil qiladi. Manbada ushbu satr fazosi quyidagicha ta’riflanadi:

\[\mathcal{C}(G)=\{mG:m\in\mathbb{F}_q^k\}\subseteq\mathbb{F}_q^n\]

Formula nimani anglatadi? \(\mathcal{C}(G)\) G matritsasi satrlari hosil qilgan chiziqli kodni bildiradi. \(m\), \(\mathbb{F}_q^k\) ichidagi xabar/koeffitsient vektori; \(mG\) esa \(\mathbb{F}_q^n\) ichidagi kod so‘zidir. Bu yerda fizik birlik yo‘q; barcha kattaliklar chekli maydon algebrasining diskret elementlaridir.

Ikki generator matritsa ayni yoki ekvivalent kod tuzilmasini ifodalashi uchun satr bazisini o‘zgartiruvchi teskarilanadigan S matritsa va ustunlarni qayta tartiblab masshtablaydigan monomial Q matritsa ishlatiladi. Manbada Chiziqli Ekvivalentlik Muammosi quyidagi tenglama bilan beriladi:

\[G'=SGQ \tag{1}\]

Bu tenglamada \(S\in GL_k(\mathbb{F}_q)\) teskarilanadigan \(k\times k\) matritsadir. S ni chapdan ko‘paytirish satr bazisini o‘zgartiradi, ammo kodning satr fazosini o‘zgartirmaydi. \(Q\) esa har bir satr va ustunda aynan bitta noldan farqli elementga ega monomial matritsadir; manba uni permutatsiya matritsasi va teskarilanadigan diagonal matritsa kompozitsiyasi sifatida tushuntiradi. Q ni o‘ngdan ko‘paytirish koordinatalarni qayta tartiblaydi va masshtablaydi.

LESSning xavfsizlik farazi mos parametrlar va taqsimotlar ostida G va G′ berilganda yashirin monomial o‘zgarishni qayta topish qiyinligiga tayanadi. Tadqiqot yangi kriptografik xavfsizlik isbotini bermaydi; mavjud LESS tuzilmasidagi hisoblash jihatdan og‘ir matritsa amalini apparatda tezlashtiradi.

RREF nima?

Keltirilgan satr pog‘onali shakli (RREF), matritsa elementar satr amallari bilan keltiriladigan kanonik shakldir. Pivot sifatida ishlatiladigan har bir yetakchi element 1 qilinadi; pivot joylashgan ustundagi boshqa elementlar nol qilinadi; pivot o‘rinlari satrlar pastga tushgan sari o‘ngga siljiydi va nol satrlar pastda to‘planadi. Bir xil satr fazosini ta’riflaydigan ikki matritsa bir xil RREF ga kelgani uchun RREF, LESS ichida turli bazis ifodalarini umumiy kanonik ifodaga aylantirishda qimmatlidir.

LESS nega RREF hisoblashda tiqilinchga duch keladi?

LESS ekvivalent kod ifodalarini bir xil kanonik shaklga keltirish uchun RREF amalini ko‘p marta ishlatgani sababli, ayniqsa SIGN va VERIFY bosqichlarida intensiv chekli maydon satr amallari yuzaga keladi; manba profilida generator_RREF_pivot_reuse funksiyasining imzolash sikllarining %87,73 ini sarflashi ushbu yadroni aniq ustun hisoblash xarajatiga aylantiradi.

RREF nega S matritsasini yo‘q qiladi?

RREFning muhim xususiyati bir xil satr fazosini belgilaydigan matritsalar bir xil keltirilgan satr pog‘onali shakliga kelishidir. S matritsasi faqat satr bazisini o‘zgartirgani uchun manba quyidagi munosabatdan foydalanadi:

\[\operatorname{RREF}(SGQ)=\operatorname{RREF}(GQ)\]

Bu tenglikda S ning ta’siri kanonlashtirish vaqtida yo‘qoladi. Shunday qilib, tekshirish tomonida kuzatilishi kerak bo‘lgan asosiy tuzilma Q ning ustunlardagi monomial ta’sirigacha qisqaradi. Tizimli shakl \([I\mid V]\) olinganda manba pivot bo‘lmagan V ustunlarini masshtab ostida leksikografik normallashtiradi va keyin leksikografik tartiblashni qo‘llaydi. Maqsad ayni ekvivalentlik sinfidagi turli ifoda shakllarining Fiat–Shamir digestiga turli kirishlar berishining oldini olishdir.

LESS parametrlari nimani belgilaydi?

Manba LESSni kod parametrlari \((n,k,q)\) va protokol parametrlari \((t,\omega,s)\) bilan ta’riflaydi. \(n\) kod uzunligini, \(k\) o‘lchamni, \(q\) chekli maydon tartibini bildiradi. \(t\) simulyatsiya qilingan Σ-protokol raundlari sonidir. \(\omega\) t raund ichidagi noldan farqli chaqiriqlarning sobit Hamming og‘irligidir. \(s\) esa ochiq/yashirin chaqiriq slotlari soni. Manbaga ko‘ra t ni oshirish soundness xatosini kamaytiradi; sobit og‘irlikli chaqiriq tuzilmasi transcriptni siqishga yordam beradi; kattaroq s ochiq kalit hajmini oshirishi mumkin, imzo hajmini esa qisqartirishi mumkin.

KEYGEN, SIGN va VERIFY oqimining LESS ichidagi roli

KEYGEN: Ochiq seed dan asosiy G₀ matritsasi yaratiladi. Qo‘shimcha maxfiy seed lardan monomial o‘zgarishlarning teskarilari hosil qilinadi; ular G₀ ga qo‘llanadi, RREF ga keltiriladi va siqilgan shakllari ochiq kalit qismlariga aylanadi. Identiklik sloti Q₀=I_n yashirin qabul qilinadi. Manba kalit yaratishni bir martalik sozlash amali deb baholagani sababli bu bosqichni tezlatgichga ko‘chirmagan, asosiy protsessorda qoldirgan.

SIGN: Imzolash vaqtida t ta vaqtinchalik monomial o‘zgarish yaratiladi va ulardan kanonik commitment kirishlari tayyorlanadi. Commitmentlar xabar va salt bilan birga hash qilinib d digesti olinadi. Bu digest sobit Hamming og‘irligi ω bo‘lgan chaqiriq vektorini belgilaydi. Noldan farqli chaqiriqlarga mos faqat ω ta javob imzoga kiritiladi; boshqa tasodifiylik seed-tree tuzilmasi orqali tekshiruvchi tomonidan qayta yaratilishi mumkin. Bu siqish transcript hajmini nazoratda ushlab turadi.

VERIFY: Meydan okuma x_i=0 bo‘lsa, tekshiruvchi tegishli seed-tree bargidan vaqtinchalik monomial o‘zgarishni qayta yaratadi va commitment kirishini hisoblaydi. x_i≠0 bo‘lsa, siqilgan javob monomial o‘zgarishga ochiladi, ochiq matritsa slotiga qo‘llanadi, natija RREF ga keltiriladi va pivot bo‘lmagan ustunlar kanonlashtiriladi. Yakunda barcha qayta yaratilgan commitmentlar xabar va salt bilan hash qilinadi; olingan d′ qiymati imzodagi d ga mos kelishi kutiladi.

Ishlatilgan kriptografik atamalarni qanday tushunish kerak?

CSPRNG (Cryptographically Secure Pseudorandom Number Generator), kriptografik foydalanish uchun oldindan aytib bo‘lmaydigan chiqish berishi kutiladigan psevdotasodifiy son generatoridir. Commitment, protokolning keyin tekshiriladigan oraliq qiymatini bog‘lovchi tarzda ifodalaydi. Σ-protokol, ma’lumotning o‘zini oshkor qilmasdan ma’lum sir ma’lum ekanini ko‘rsatishga xizmat qiluvchi chaqiriq-javob tuzilmasidagi isbotlar oilasidir. Fiat–Shamir o‘zgartirishi, interaktiv chaqiriqni hash chiqishidan hosil qilib, protokolni imzo uchun mos bo‘lgan nointeraktiv shaklga aylantiradi. Salt, bir xil kirishlar turli ishga tushirishlarda majburan bir xil digest tuzilmasiga olib borilishining oldini oladigan qo‘shimcha tasodifiy qiymatdir. Seed-tree esa ko‘p sonli tasodifiy seedlarni alohida tashish o‘rniga ildiz seed dan hosil bo‘ladigan shoxlangan tuzilma orqali kerakli quyi seedlarni qayta yaratishga yordam beradi. Bu izohlar usulni tushunish uchundir; tadqiqotning yangi topilmalari emas.

Profil nega faqat RREF yadrosini apparatga ko‘chiradi?

Manba standart ketma-ket RREF o‘zgartirishining \(G\in\mathbb{F}_q^{k\times n}\) uchun chekli maydon amallari sonini asimptotik ravishda \(\mathcal{O}(k^2n)\), matritsa va kuzatuv tuzilmalari uchun deterministik xotira talabini esa \(\mathcal{O}(kn)\) deb beradi. Bu ifoda haqiqiy sikl soni emas; muammo kattalashgani sari hisoblash va saqlash talablarining qanday masshtablanishini ko‘rsatadigan asimptotik murakkablik sinfidir.

Tezlatgichning yuqori darajadagi arxitekturasi

Apparat to‘rtta asosiy tuzilma atrofida qurilgan: markaziy Control Unit, matritsa saqlanadigan G-MEM, chekli maydon amallarini bajaradigan Arithmetic Unit va pivot/oraliq holat ma’lumotini saqlaydigan REG bloki. Dizayn juda keng ochilgan ulkan parallel ma’lumot yo‘li o‘rniga markaziy FSM boshqaradigan, to‘rt elementli parallelizmga ega ko‘proq ketma-ketlashtirilgan ma’lumot yo‘lidan foydalanadi. Bu tanlov mutlaq cho‘qqi unumdorligidan biroz voz kechib, maydon xarajatini kamaytirish strategiyasidir.

RREF apparatidagi to‘rt amal bosqichi

1. Oldindan ishlov: Oldingi ishga tushirishlardan ma’lum pivot ustunlari skanerlanadi; zarur satr almashtirishlari bajarilib, noldan farqli elementlar kanonik diagonal o‘rinlariga yaqinlashtiriladi. Maqsad ma’lum tuzilma ma’lumotidan qayta foydalanib, keraksiz qidiruv ishini kamaytirishdir.
2. Pivotni aniqlash: Faol diagonal o‘rindan boshlab tegishli ustunda pastga qarab noldan farqli element qidiriladi. Pivot boshqa satrda bo‘lsa, so‘z-parallel satr almashtirish qo‘llanadi. Avvalgi pivot xaritasi haqiqiy bo‘lsa, ayrim qidiruvlar o‘tkazib yuborilishi mumkin.
3. Satrni normallashtirish: Pivot elementning GF(127) ichidagi ko‘paytma teskarisi topiladi va butun pivot satri shu qiymat bilan masshtablanib pivot aniq 1 qilinadi. 32 bitli ma’lumot yo‘li tufayli to‘rtta 8 bitli maydon elementi bir siklda qayta ishlanishi mumkin.
4. Ustunni yo‘qotish: Normallashtirilgan pivot satri tayanch sifatida olinadi. Boshqa satrlardagi pivot ustun koeffitsienti yordamida chekli maydonda ko‘paytir-ayir amallari bajariladi va pivot ustunidagi boshqa elementlar nol qilinadi.

Ushbu to‘rt bosqich barcha kerakli ustunlar bo‘ylab bajarilganda RREF tugaydi. Yakuniy matritsa va yangilangan pivot xaritalari asosiy tizimga qaytariladi.

G-MEM nega to‘rtta bankka bo‘lingan?

Matritsa row-major tartibda saqlanadi va har bir GF(127) elementi standart xotira tuzilmalari bilan moslik uchun 8 bitli bitta baytda saqlanadi. Manba \((r,c)\) elementining bayt manzilini quyidagi oddiy chiziqli manzillash bilan beradi:

\[\text{addr}_{\text{byte}}=r\times N+c\]

Bu yerda \(r\) satr indeksi, \(c\) ustun indeksi va \(N\) satrdagi jami ustunlar sonidir. Formula xotira manzilini hosil qiladi; fizik o‘lchov birligi yo‘q, natija bayt o‘rnidir.

Jismoniy xotirada ketma-ket elementlar Bank 0, Bank 1, Bank 2 va Bank 3 orasida tarqatiladi. Shu tariqa to‘rtta bankning 8 bitli chiqishlari birlashtirilib, bir siklda 32 bitli so‘z va demak to‘rtta maydon elementi o‘qilishi mumkin. Manzil 4 bayt chegarasiga tekislanmagan bo‘lsa, g_addr >> 2 so‘z indeksini, g_addr[1:0] esa bayt siljishini belgilaydi; aylantirish tarmog‘i/barrel shifter ma’lumotni to‘g‘ri tartibga keltiradi. Yozish yo‘lida 4 bitli g_wstrb signali faqat o‘zgartiriladigan baytlarni faollashtiradi. Manba arxitekturani o‘qish ham, yozish hamda deterministik bir siklli kechikish maqsadi bilan ta’riflaydi.

GF(127) arifmetikasi apparatni nega soddalashtiradi?

LESS parametrlarida q=127 ishlatiladi. 127, \(2^7-1\) ko‘rinishidagi Mersenne tub sonidir. Shuning uchun:

\[2^7\equiv 1\pmod{127}\]

Ikki 7 bitli maydon elementining ko‘paytmasidan olingan natija yuqori va pastki 7 bitli qismlarga bo‘linishi mumkin. Manba kamaytirish amalini quyidagicha beradi:

\[x\bmod 127=\big((x\gg 7)+(x\ \&\ 127)\big)\bmod 127\]

O‘zgaruvchilar: \(x\), ikki GF(127) elementi ko‘paytmasidan hosil bo‘lgan oraliq natija. \(x\gg7\), yuqori bitlarning 7 pog‘ona o‘ngga surilgan ko‘rinishi. \(x\ \&\ 127\), pastki 7 bitning niqoblangan ko‘rinishi. Matematik roli: \(2^7\equiv1\) xossasi sabab yuqori 7 bitdagi \(2^7\) og‘irliklar mod 127 ostida pastki tomonga buklanishi mumkin. Apparat ma’nosi: umumiy maqsadli bo‘lish sxemasiga ehtiyoj kamayadi; qo‘shish va oddiy bit amallari bilan modulyar kamaytirish bajariladi. Manba elementlar xotirada 8 bit saqlanishini, matematik jihatdan faqat 7 bit ma’noli ekanini va ko‘paytmaning oraliq natijalari toshib ketishni oldini olish uchun 16 bit ko‘rinishda saqlanishini bildiradi.

Arifmetik blok modulyar qo‘shish/ayirish, to‘rtta parallel modulyar ko‘paytirish yo‘li va ko‘paytma teskarisi uchun 128 kirishli lookup table/ROM ni o‘z ichiga oladi. Manbaga ko‘ra, ushbu teskari olish tuzilmasi kengaytirilgan Evklid algoritmi kabi murakkab ko‘p bosqichli sxema o‘rniga sobit kechikmali kirish beradi.

REG bloki nega kerak?

REG tuzilmasi ikkita N bitli pivot vektori va satr amallari uchun oraliq registrlarni o‘z ichiga oladi. was_pivot, asosiy protsessorning avval ma’lum pivot joylarini tezlatgichga uzatishiga imkon beradi. is_pivot, yangi ishga tushirishda topilgan pivotlarni qayd etadi va yakunda asosiy tizimga qaytaradi. Shuningdek, satr almashtirish va yo‘qotish paytida ishlatiladigan so‘z buferlari, pivot teskarisini saqlovchi masshtablash registri, yo‘qotish koeffitsientini saqlovchi registrlar hamda matritsa ichidagi o‘rinni kuzatuvchi manzil/indeks registrlari mavjud.

X-HEEP integratsiyasi: boshqaruv va ma’lumot yo‘llari nega ajratiladi?

Tezlatgich X-HEEP RISC-V tizimiga bo‘sh bog‘langan, xotiraga xaritalangan periferik qurilma sifatida qo‘shilgan. Kichik boshqaruv signallari va pivot xaritalari MMIO registrlaridan o‘tayotganda, zich G matritsasi to‘g‘ridan-to‘g‘ri DMA orqali tezlatgichning mahalliy xotirasiga uzatiladi. Shunday qilib CPU katta matritsa nusxalarini o‘z load/store oqimi bilan tashishi shart bo‘lmaydi.

Drayver dasturining to‘rtta bosqichi bor: boshida PLIC (Platform-Level Interrupt Controller) uzilishlar va ish parametrlari sozlanadi; keyin DMA G matritsasini yuklaydi va pivot meta-ma’lumoti 32 bitli MMIO so‘zlari bilan uzatiladi; tezlashtirish boshlanganda CPU wfi buyrug‘i bilan uzilishni kutish holatiga o‘tishi mumkin; tugallanish uzilishidan so‘ng teskari DMA uzatish bilan qisqartirilgan matritsa qaytarib olinadi, pivot niqoblari o‘qiladi va holat registrlari tekshirilib, yuqori darajadagi LESS protokoliga qaytiladi.

Tadqiqot Usuli va Natijalari

Tajriba va baholash platformasi

Apparat o‘lchovlari bitta FPGA nishonida bajarilgan: Xilinx Artix-7 xc7a100tftg256-2. Tezlatgich sintezlanadigan RTL sifatida ta’riflangan va X-HEEP ichida bo‘sh bog‘langan MMIO periferik qurilmasi sifatida integratsiya qilingan. Dizaynning arifmetik tuzilmasi ishlab chiqaruvchiga xos maxsus arifmetik makrolarga bog‘liq emas; biroq miqdoriy timing, routing, BRAM xaritalash va quvvat natijalari tanlangan FPGA ga bog‘liq bo‘lgani sabab manba ushbu sonli natijalarni Artix-7 oqimi bilan cheklaydi.

Dasturiy baza ayni o‘rnatilgan RISC-V oqimida ishlaydigan asl RREF rutinidir. Kompilyatsiya nishoni RV32IM, optimizatsiya darajasi -O2. Sikl sonlari platformaning cycle counter i bilan 100 Known Answer Test (KAT) vektori ustida o‘lchangan va o‘rtachasi olingan. Demak, taqqoslash stol usti sinfidagi CPU yoki yuqori unumdor server protsessoriga qarshi emas, tadqiqotda ishlatilgan o‘rnatilgan RISC-V dasturiy bazasiga qarshi.

Bitta RREF chaqirig‘idagi unumdorlik

Bu jadval faqat RREF yadrosini ajratib ko‘rsatadi. 20–21× qiymat butun raqamli imzo protokoli ayni nisbatda tezlashganini anglatmaydi. Ushbu farq maqolani talqin qilishda markaziy ahamiyatga ega.

Apparatga ko‘chirish xarajati va interfeys yuki

Tayyorlash bosqichi DMA sozlash, matritsa yuklash, uzilish konfiguratsiyasi va pivot meta-ma’lumotini uzatishni; qayta o‘qish esa matritsani qaytarib olish, pivot vektorlarini o‘qish va muvofiqlashtirishni o‘z ichiga oladi. Manbada o‘lchangan jami qo‘shimcha yuk barcha darajalarda %1 dan past. Ushbu natija ayni platforma va ma’lumot yo‘li tuzilmasida DMA hamda uzilish asosidagi aloqa RREF hisoblash vaqtini siquvchi yangi tiqilinch yaratmaganini ko‘rsatadi.

21× RREF tezlashuvi nega butun LESS imzo oqimida 21× tezlashuvni anglatmaydi?

Apparat faqat RREF yadrosini tezlashtirgani uchun hashing, protokol boshqaruvi, commitment amallari, kanonlashtirish va ma’lumot ko‘chirishning boshqa qismlari dasturda qoladi; shu sabab Amdahl qonuniga o‘xshash chegara yuzaga keladi va manba 5-jadvalda to‘liq SIGN/VERIFY tezlashuvlari yadro darajasidagi taxminan 21× qiymatdan past qoladi.

Manba izohiga ko‘ra 1 kCC = 1000 clock cyclebo‘lib, ushbu jadvaldagi sikl sonlari 100 KAT ishga tushirishining o‘rtachasini ifodalaydi.

Manba ichidagi nomuvofiqlik: 5-jadvalda SIGN uchun 548_345 konfiguratsiyasida 11,20× tezlashuv aniq ko‘rsatilgan bo‘lsa-da, jadvaldan oldingi matn tizim darajasidagi tezlashuvni “4,0× dan 9,91× dan yuqori” oralig‘ida ta’riflaydi. Bu ikki ifoda to‘liq mos kelmaydi. Verianla bu yerda jadval qiymatini o‘zgartirmaydi va matndagi yuqori chegarani ham jim turib tuzatmaydi.

KEYGEN uchun unumdorlik natijasi hisobot qilinmagan. Manbaga ko‘ra kalit yaratish matematik jihatdan RREF ishlatsa-da, bir martalik, odatda offline bajariladigan sozlash bosqichidir; taklif qilingan tezlatgich ayniqsa SIGN va VERIFY dagi takroriy generator_RREF_pivot_reuse yukini nishonga olgani uchun KEYGEN tezlatgichdan foydalanmaydi.

Timing determinizmi va xavfsizlik chegarasi

Manba FSM oqimi maxfiy maydon elementlariga qarab klassik dasturiy tarmoqlanishlar qilmagani sabab dizaynni constant-time xatti-harakat maqsadi bilan ta’riflaydi. 100 ta turli KAT vektorida sikl soni o‘zgarishi odatda 300 sikldan past qolgan; millionlab siklli amallar yonida bu o‘zgarish kichik. Biroq mualliflar bu quvvat tahlili, elektromagnit tarqalish yoki xato kiritishga qarshilik isboti emasligini alohida ta’kidlaydi.

Bu tezlatgich jismoniy yon-kanal hujumlariga bardoshli deb hisoblanishi mumkinmi?

Yo‘q; tadqiqot sikllar soni bo‘yicha yuqori timing determinizmini ko‘rsatsa-da, ochiq quvvat, elektromagnit sizib chiqish yoki xato kiritishga qarshi chorani qo‘llamaydi va bu hujum sinflariga qarshilik uchun alohida leakage/fault baholashni kelajakdagi ishga qoldiradi.

FPGA resurs ko‘rsatkichlari nimani anglatadi?

FPGA, mantiqiy tuzilmasi qayta konfiguratsiya qilinadigan dasturlanadigan apparat platformasidir. LUT (Lookup Table) asosiy kombinatsion mantiqni bajaradi. FF (Flip-Flop) bit darajasida holat/registr saqlaydi. BRAM (Block RAM) FPGA ichidagi o‘rnatilgan xotira bloklaridir. DSP bloklari esa ayniqsa ko‘paytirish va shunga o‘xshash arifmetik amallar uchun ajratilgan apparat resurslaridir. Dizaynning “kichik” bo‘lishi faqat LUT soni bilan emas, ushbu resurslar birgalikda qanchalik ishlatilgani bilan baholanishi kerak.

Maydon ishlatilishi

Manba ichidagi nomuvofiqlik: 6-jadval Level 5 uchun 4060 LUT beradi. Bunga qaramay, undan oldingi maydon baholash matni “3700 LUT dan kam” ifodasini, keyingi taqqoslash paragrafi esa 3649 LUT ifodasini ishlatadi. Ayni manbadagi ushbu uch son o‘zaro mos emas. Ushbu talqinda sonlar birlashtirilmagan; jadvaldagi 4060 LUT qiymati jadval ma’lumoti sifatida, boshqa ifodalar esa manba matnidagi nomuvofiqlik sifatida berilgan.

Quvvat sarfi va ish chastotasi

Xavfsizlik darajasi oshgani sari matritsa o‘lchami, BRAM va DSP ishlatilishi ko‘paygani uchun dinamik quvvat ham oshadi. Manbaning Artix-7 implementatsiyasida eng yuqori jami qiymat 227 mW. Ushbu quvvat qiymatlari place-and-route dan keyingi FPGA baholaridir; boshqa FPGA oilasi, kuchlanish, takt, joylashtirish va ish sharoitlarida ayni qiymatlar amal qiladi deb bo‘lmaydi.

KeSlice metrikasi qanday hisoblanadi?

Manba turli FPGA resurslarini yagona maydon ko‘rsatkichida birlashtirish uchun Equation (2) sifatida quyidagi metrikadan foydalanadi:

\[\mathrm{eSlice}=\max\left\{\frac{\mathrm{LUT}}{8}+128\times\mathrm{BRAM},\frac{\mathrm{FF}}{16}\right\} \tag{2}\]

Formula nimani hisoblaydi? LUT, BRAM va flip-flop ishlatilishini ekvivalent slice masshtabiga aylantirib, ustun resurs xarajatini tanlaydi. O‘zgaruvchilar: LUT ishlatilgan lookup table soni, BRAM block RAM miqdori, FF esa flip-flop sonidir. Birlik: eSlice ekvivalent slice sonidir; ming eSlice KeSlice sifatida ifodalanadi. Matematik rol: birinchi had LUT va BRAM xarajatini, ikkinchi had FF xarajatini ifodalaydi; maksimum olinib ulardan ustun bo‘lgan maydon cheklovi tanlanadi.

Masalan, manba 6-jadvalidagi Level 5 qiymatlari ishlatilsa, \(4060/8+64\times128=8699,5\) eSlice; \(1598/16\approx99,875\) eSlice bo‘ladi. Maksimal qiymat taxminan 8,6995 KeSlicebo‘lib, bu manba 8-jadvalidagi 8,699 KeSlice bilan mos. Manba annotatsiyasida ham oraliq taxminan 1,38–8,7 KeSlice deb berilgan.

Manba ichidagi nomuvofiqlik: Xulosa bo‘limida eng yuqori xavfsizlik darajasi “ko‘pi bilan 5,58 KeSlices” ishlatgani yozilgan. Ushbu qiymat annotatsiyaning 8,7 KeSlice yuqori chegarasi, 8-jadvaldagi 8,699 KeSlice qiymati va manba Equation (2) bilan 6-jadval sonlaridan bevosita hisoblashning hech biri bilan mos kelmaydi. Shu sababli 5,58 yagona tasdiqlangan qiymat sifatida taqdim etilmagan.

Mavjud FPGA dizaynlari bilan maydon taqqoslash

Ushbu taqqoslash “eng tez FPGA implementatsiyasi” reytingi sifatida o‘qilmasligi kerak. Manba ayniqsa [22] dizayni LESSning barchasini yuqori throughput uchun apparatga olgan arxitektura ekanini, ushbu tadqiqot esa faqat ustun RREF yadrosini RISC-V dasturiy-apparat oqimida tezlashtirishini bildiradi. Amalga oshirilgan funksional qamrov va hisobot qilingan kechikish metrikalari farqli bo‘lgani uchun mutlaq latency taqqoslash qilinmagan. Jadval asosan taklif qilingan dizayn maydon o‘qida qayerda turishini ko‘rsatish uchun ishlatilgan.

Kelajakdagi ish: yon-kanal himoyasi va masshtablanuvchanlik

Mualliflarning birinchi kelajakdagi ish yo‘nalishi jismoniy hujumlardir. Mavjud arxitekturada aniq masking yoki fault qarshi chorasi yo‘q. Pivot topish, shartli pivot qayta ishlatish, satr almashtirish, ustun yo‘qotish, xotira kirish namunasi va LUT asosidagi teskari olish kabi mikroamallarni quvvat va elektromagnit sizib chiqish nuqtai nazaridan o‘rganish taklif qilinadi. Manba chekli maydon arifmetik yo‘llarida ko‘p ulushli masking yondashuvi va glitchga bardoshli hujayra tuzilmalari sifatida Domain-Oriented Masking (DOM) va Threshold Implementation (TI) texnikalarini ehtimoliy kelajak yo‘nalishlari qatorida sanaydi.

Ikkinchi yo‘nalish arxitekturani boshqa matritsaga asoslangan muammolarga ko‘chirish imkoniyatidir. To‘rt bankli xotira, manzil tekislash/aylantirish tarmog‘i va pivotni qayta ishlatish Gaussian elimination zich bo‘lgan boshqa ish yuklariga moslashtirilishi mumkin. Manba QR-UOV kabi ko‘p o‘zgaruvchili chiziqli algebra yuki yuqori boshqa kvantdan keyingi nomzodlarni misol qiladi. Biroq bu tasdiqlangan unumdorlik natijasi emas. Kattaroq chekli maydonlar oddiy kombinatsion arifmetika va inversion ROM o‘rniga murakkabroq ko‘p siklli ma’lumot yo‘llarini talab qilishi mumkin; ancha katta matritsalarda esa xotira o‘tkazuvchanligi yangi asosiy tiqilinchga aylanishi mumkin.

Tadqiqot qo‘llab-quvvatlaydigan natijalar

• LESS dasturiy profilida RREF yadrosi ustun hisoblash xarajatidir; imzolash sikllarining %87,73 i generator_RREF_pivot_reuse funksiyasida o‘lchangan.
• Taklif qilingan to‘rt yo‘lli, BRAM-markazli RREF tezlatgichi Artix-7 da bitta RREF chaqirig‘ida taxminan 20–21× tezlashuv bergan.
• DMA va uzilish asosidagi integratsiyaning o‘lchangan offload qo‘shimcha yuki uchala xavfsizlik darajasida ham %1 dan past bo‘lgan.
• To‘liq SIGN va VERIFY oqimlarida tizim darajasida tezlashuv olingan; biroq protokolning boshqa qismlari apparatga ko‘chirilmagani sabab yadro tezlashuvidan past.
• Manba jadvallariga ko‘ra arxitektura Level 1 dan Level 5 gacha 2892–4060 LUT, 8–64 BRAM va 0–8 DSP oralig‘ida resurs ishlatgan.
• Manba quvvat jadvalida jami quvvat 148–227 mW oralig‘ida.
• 100 KAT vektorida sikl soni o‘zgarishining odatda 300 sikldan past bo‘lishi yuqori timing determinizmini qo‘llab-quvvatlaydi.

Tadqiqot qo‘llab-quvvatlamaydigan umumlashtirishlar

• 21× RREF tezlashuvi butun LESS protokoli har bir parametr to‘plamida 21× tezlashganini anglatmaydi.
• Tadqiqot stol usti CPUlar, server protsessorlari yoki boshqa FPGA oilalarida ayni sikl, quvvat va chastota natijalarini kafolatlamaydi.
• Timing determinizmi quvvat tahlili, elektromagnit tahlil yoki xato kiritishga qarshilik isboti emas.
• Taklif qilingan arxitektura QR-UOV yoki boshqa matritsa-og‘ir sxemalarda ayni unumdorlikni berishi tajribada ko‘rsatilmagan.
• Manbadagi zid 3649/4060 LUT va 5,58/8,699 KeSlice qiymatlarini jim turib bitta aniq songa tushirib bo‘lmaydi.
• LESS NISTning qo‘shimcha raqamli imzo jarayonida keyingi bosqichga o‘tmaganligi ushbu apparat tadqiqoti bevosita standartlashtirilgan imzo implementatsiyasi ekanini anglatmaydi.

Manba va Usul Izohi

Asl tadqiqot: A Lightweight Accelerator for the LESS Digital Signature Scheme

Mualliflar: Giuseppe Cutrera, Alessandra Dolmeta, Valeria Piscopo, Maurizio Martina, Guido Masera.

Mualliflar tartibi: Manba PDFdagi tartib saqlangan. Manbada teng hissa/teng birinchi muallif belgisi yo‘q.

Mas’ul mualliflar: Alessandra Dolmeta va Valeria Piscopo.

Muassasa: Department of Electronics and Telecommunication (DET), Politecnico di Torino, 10129 Torino, Italy.

Jurnal: Cryptography.

Nashriyotchi: MDPI, Basel, Switzerland.

Jild / son / maqola raqami: 2026, 10(4), 45.

DOI: 10.3390/cryptography10040045.

Yuborilgan: 17 Nisan 2026.

Tahrir: 23 Haziran 2026.

Qabul: 29 Haziran 2026.

Nashr: 3 Temmuz 2026.

Manba turi: Article; original apparat arxitekturasi, tizim integratsiyasi va FPGA unumdorlik/resurs baholashini taqdim etuvchi muhandislik tadqiqotidir.

Taqriz holati: Cryptography, MDPI tomonidan nashr etiladigan taqrizli ilmiy jurnaldir. Maqola PDFida Received, Revised, Accepted va Published sanalari ham alohida keltirilgan.

Litsenziya: Creative Commons Attribution 4.0 International (CC BY 4.0). Mualliflik huquqi mualliflarga tegishli; nashriyotchi litsenziya egasi sifatida MDPI.

Rasmiy havola: https://doi.org/10.3390/cryptography10040045

Moliyalashtirish: Mualliflar tadqiqot tashqi moliyalashtirish olmaganini bildirgan.

Ma’lumotlarning mavjudligi: Tadqiqotning asl hissalari maqola ichida ekani, qo‘shimcha savollar mas’ul mualliflarga yo‘naltirilishi mumkinligi qayd etilgan.

Manfaatlar to‘qnashuvi: Mualliflar manfaatlar to‘qnashuvini bildirmagan.

Muallif hissalari: Konseptuallashtirish, metodologiya, implementatsiya, tekshirish va ma’lumotlarni tartibga solish G.C., A.D. va V.P.; birinchi qoralama yozuvi G.C., A.D. va V.P.; ko‘rib chiqish/tahrirlash va vizuallashtirish A.D., V.P., M.M. va G.M.; maslahat M.M. va G.M. tomonidan bajarilgan.

Asosiy uslubiy chegara: Miqdoriy natijalar Xilinx Artix-7 xc7a100tftg256-2 nishoni va o‘rnatilgan RV32IM dasturiy bazasi uchun hisobot qilingan. Boshqa FPGA oilasi, boshqa protsessor yoki boshqa takt/joylashuv sharoitlariga bevosita umumlashtirilmasligi kerak.

Xavfsizlik chegarasi: Tadqiqot jismoniy yon-kanal yoki xato kiritishga qarshilikni baholamagan. Timing determinizmi alohida o‘lchov bo‘lib, jismoniy sizib chiqishga qarshilik bilan bir ma’noli emas.

Manba ichidagi sonli nomuvofiqliklar: (1) 5-jadval SIGN uchun 11,20× qiymatni o‘z ichiga olgan bo‘lsa, yaqin matn yuqori oraliqni taxminan 9,91× deb ifodalaydi. (2) 6-jadval va 8-jadval Level 5 uchun 4060 LUT bergan holda maydon matni 3700 dan kam, keyingi paragraf esa 3649 LUT ifodalarini ishlatadi. (3) Annotatsiya va 8-jadval Level 5 maydonini taxminan 8,7/8,699 KeSlice deb ko‘rsatsa, xulosa bo‘limida 5,58 KeSlice yozilgan. Verianla bu farqlarni jim turib tuzatmagan.