LESS (Linear Equivalence Signature Scheme), коопсуздугун сызыктуу коддордун ортосундагы жашыруун эквиваленттүүлүктү табуунун татаалдыгына негиздеген кодго негизделген кванттан кийинки санариптик кол тамга схемасы. Бул изилдөө LESSтин баарын аппараттык камсыздоого өткөрүүнүн ордуна, кол коюу жана текшерүү агымында эң жогорку эсептөө жүгүн түзгөн кыскартылган саптык баскыч формасы (Reduced Row Echelon Form, RREF) өзөгүн ылдамдаткан аянтка багытталган FPGA архитектурасын иштеп чыгат. Ылдамдаткыч RISC-V негизиндеги X-HEEP орнотулган системасына бош байланышкан, эс тутумга карталанган перифериялык түзмөк катары интеграцияланган; тыгыз матрица маалыматтары DMA аркылуу, башкаруу жана pivot маалыматтары MMIO регистрлери аркылуу ташылган.

Булактын профилдөө жыйынтыктарында generator_RREF_pivot_reuse функциясы LESS кол коюу операциясынын жалпы циклдеринин %87,73ын сарптайт. Ошондуктан дизайндынын негизги максаты RREF операциясын кичине аппараттык из менен ылдамдатуу. Xilinx Artix-7 xc7a100tftg256-2 үстүндө жүргүзүлгөн баалоодо бир RREF чакыруусу үчүн Level 1, Level 3 жана Level 5 конфигурацияларында тиешелүүлүгүнө жараша 20,7×, 20,2× жана 21,2× ылдамдануу билдирилген. Толук SIGN жана VERIFY агымдарында болсо, аппаратка өткөрүлбөгөн hashing, башкаруу жана маалымат кыймылы себептүү ылдамдануу төмөнүрөөк; булак 5-таблицада SIGN үчүн эң жогорку 11,20×, VERIFY үчүн эң жогорку 9,91× маанилерди берет.

Архитектура матрица элементтерин төрт параллелдүү 8 биттик BRAM банкында сактаган 32 биттик сөзгө жетүү, төрт жолдуу чектүү талаа арифметикасы, pivot маалыматын кайра колдонуу, борбордук чектүү абал машинасы жана үзгүлтүккө негизделген программалык-аппараттык шайкештештирүүгө курулган. GF(127) тандоосу да аппараттык жактан маанилүү: 127 саны 2⁷−1 түрүндөгү Mersenne жөнөкөй саны болгондуктан, көбөйтүндү натыйжаларын mod 127 боюнча кыскартуу кымбат жалпы максаттагы бөлүү схемаларынын ордуна бит бүктөө логикасы менен аткарылышы мүмкүн.

Изилдөөнүн күчтүү жагы ылдамдык гана эмес, аянт чыгымы. Булак 6-таблицага ылайык ылдамдаткыч Level 1де 2892 LUT, 971 FF жана 8 BRAM; Level 3тө 3398 LUT, 1273 FF, 32 BRAM жана 3 DSP; Level 5те 4060 LUT, 1598 FF, 64 BRAM жана 8 DSP колдонот. Жалпы кубат баалоолору тиешелүүлүгүнө жараша 148, 191 жана 227 mW. Бирок макаланын өз текстинде бир нече сандык дал келбестик бар: Level 5 үчүн айрым абзацтарда “3700дөн аз” же “3649 LUT” деп айтылса, таблицаларда 4060 LUT берилген; жыйынтык бөлүмүндөгү 5,58 KeSlice билдирүүсү болсо аннотация жана 8-таблицадагы болжол менен 8,7 KeSlice маанисине туура келбейт. Бул Verianla берүүсүндө дал келбестиктер жашырылган эмес, таблица маанилери менен тексттик билдирүүлөр өз-өзүнчө көрсөтүлгөн.

Изилдөө ошондой эле физикалык каптал канал коопсуздугун далилдебейт. 100 Known Answer Test (KAT) векторунда цикл санынын өзгөрүшү адатта 300 циклден төмөн калганы убакыт боюнча жогорку детерминисттик жүрүм-турумду көрсөтөт; бирок авторлор кубат анализи, электромагниттик агып чыгуу жана ката инъекциясына туруктуулук өзүнчө бааланышы керектигин ачык белгилешет. Демек бул изилдөө RREF өзөгүн кичине аянттуу FPGA аппараты менен натыйжалуу ылдамдатууга болорун көрсөтөт; бул физикалык чабуулдарга каршы толук коопсуздук далили эмес.

Санариптик кол тамга схемасы кайсы үч негизги операцияны аткарат?

Санариптик кол тамга системасы үч негизги алгоритмден турат. KEYGEN математикалык жактан өз ара байланышкан ачык ачкычты жана жашыруун ачкычты түзөт. SIGN, билдирүүнү жашыруун ачкыч менен байланыштырып кол тамга түзөт. VERIFY болсо билдирүүнү, кол тамганы жана ачык ачкычты чогуу баалап, кол тамганы кабыл алуу же четке кагуу чечимин чыгарат. LESS да ошол жалпы үчтүк түзүлүштү колдонот; изилдөө айрыкча SIGN жана VERIFY ичинде кайра-кайра иштеген сызыктуу алгебра өзөгүнө көңүл бурат.

Стандартташтыруу контексти: Изилдөө LESSти NIST кошумча кванттан кийинки санариптик кол тамга талапкерлерин баалаган “on-ramp” процессиндеги кодго негизделген схемалардын бири катары карайт. Макаланын өзү LESS кийинки баалоо баскычына өтпөгөнүн да ачык айтат. Ошондуктан бул жерде сүрөттөлгөн аппараттык дизайн “NIST тарабынан стандартташтырылган LESS ишке ашыруусу” катары эмес, RREF жана матрицага оор кванттан кийинки иш жүктөрү үчүн аянтка багытталган ылдамдатуу изилдөөсү катары окулушу керек.

LESSтин математикалык негизи: сызыктуу код эквиваленттүүлүгү

LESSтин негизги математикалык объектиси чектүү талаадагы генератор матрицасы. Булакта чектүү талаа F_q менен, k сап жана n мамычалуу генератор матрицасы болсо G менен белгиленет. Билдирүү вектору mG менен көбөйтүлгөндө код сөзүн түзөт. Булакта бул сап мейкиндиги төмөнкүдөй аныкталат:

\[\mathcal{C}(G)=\{mG:m\in\mathbb{F}_q^k\}\subseteq\mathbb{F}_q^n\]

Формула эмнени түшүндүрөт? \(\mathcal{C}(G)\) G матрицасынын саптары түзгөн сызыктуу кодду билдирет. \(m\) — \(\mathbb{F}_q^k\) ичиндеги билдирүү/коэффициент вектору; \(mG\) болсо \(\mathbb{F}_q^n\) ичиндеги код сөзү. Бул жерде физикалык бирдик жок; бардык чоңдуктар чектүү талаа алгебрасынын дискреттик элементтери.

Эки генератор матрицасы бирдей же эквиваленттүү код түзүмүн көрсөтүшү үчүн сап базисин өзгөрткөн тескериленүүчү S матрица жана мамычаларды кайра иреттеп масштабдаган monomial Q матрица колдонулат. Булакта Сызыктуу Эквиваленттүүлүк Маселеси төмөнкү теңдеме менен берилет:

\[G'=SGQ \tag{1}\]

Бул теңдемеде \(S\in GL_k(\mathbb{F}_q)\) тескериленүүчү \(k\times k\) матрица. Sти солдон көбөйтүү сап базисин өзгөртөт, бирок коддун сап мейкиндигин өзгөртпөйт. \(Q\) болсо ар бир сапта жана мамычада так бир нөлдөн башка элементти камтыган monomial матрица; булак муну permutation матрицасы менен тескериленүүчү диагоналдык матрицанын курамы катары түшүндүрөт. Qну оңдон көбөйтүү координаттарды кайра иреттейт жана масштабдайт.

LESSтин коопсуздук божомолу ылайыктуу параметрлер жана бөлүштүрүүлөр шартында G жана G′ берилгенде жашыруун monomial өзгөртүүнү кайра табуу кыйын экенине негизделет. Изилдөө жаңы криптографиялык коопсуздук далилин чыгарбайт; азыркы LESS түзүмүндөгү эсептөө жагынан оор матрица операциясын аппаратта ылдамдатат.

RREF деген эмне?

Кыскартылган саптык баскыч формасы (RREF), матрица элементардык сап операциялары менен келтирилген канондук форма. Pivot катары колдонулган ар бир алдыңкы элемент 1 кылынат; pivot турган мамычадагы башка элементтер нөл кылынат; pivot орундар саптар ылдыйлаган сайын оңго жылат жана нөл саптар ылдыйда топтолот. Бир эле сап мейкиндигин аныктаган эки матрица бирдей RREFке келгени үчүн RREF, LESS ичинде ар башка базис көрсөтүлүштөрүн жалпы канондук көрсөтүлүшкө айландыруу үчүн маанилүү.

LESS эмне үчүн RREF эсептөөсүндө тар жерге туш болот?

LESS эквиваленттүү код көрсөтүлүштөрүн бирдей канондук формага келтирүү үчүн RREF операциясын көп жолу колдонгондуктан, айрыкча SIGN жана VERIFY баскычтарында интенсивдүү чектүү талаа сап операциялары пайда болот; булак профилинде generator_RREF_pivot_reuse функциясы кол коюу циклдеринин %87,73ын сарптаганы бул өзөктү ачык эле үстөм эсептөө чыгымына айлантат.

RREF эмне үчүн S матрицасын жок кылат?

RREFтин маанилүү касиети — бир эле сап мейкиндигин аныктаган матрицалар бирдей кыскартылган саптык баскыч формасына келет. S матрицасы сап базисин гана өзгөрткөндүктөн булак төмөнкү байланышты колдонот:

\[\operatorname{RREF}(SGQ)=\operatorname{RREF}(GQ)\]

Бул теңдикте Sтин таасири канондоштуруу маалында жоголот. Ошентип текшерүү тарабында негизги көзөмөлдөнүүчү түзүм Qнун мамычалардагы monomial таасирине чейин кыскартылат. Системалуу форма \([I\mid V]\) алынганда булак pivot эмес V мамычаларын масштаб астында лексикографиялык нормалдаштырып, андан кийин лексикографиялык иреттөөнү колдонот. Максат — бир эквиваленттүүлүк класстагы ар башка көрсөтүлүш формалары Fiat–Shamir digestине ар башка кириштерди бербеши.

LESS параметрлери эмнени аныктайт?

Булак LESSти код параметрлери \((n,k,q)\) жана протокол параметрлери \((t,\omega,s)\) менен аныктайт. \(n\) код узундугун, \(k\) өлчөмдү, \(q\) чектүү талаанын тартибин көрсөтөт. \(t\) — симуляцияланган Σ-протокол раунддарынын саны. \(\omega\) — t раунд ичиндеги нөлдөн башка чакырыктардын туруктуу Hamming салмагы. \(s\) болсо ачык/жашыруун чакырык уячаларынын саны. Булакка ылайык tни көбөйтүү soundness катасын азайтат; туруктуу салмактагы чакырык түзүмү transcriptти кысууга жардам берет; чоңураак s ачык ачкычтын өлчөмүн көбөйтүшү мүмкүн, бирок кол тамга өлчөмүн кыскарта алат.

KEYGEN, SIGN жана VERIFY агымынын LESS ичиндеги ролу

KEYGEN: Ачык seedден негизги G₀ матрицасы түзүлөт. Кошумча жашыруун seedдерден monomial өзгөртүүлөрдүн тескерилери чыгарылат; алар G₀ үстүнө колдонулат, RREFке келтирилет жана кысылган формалары ачык ачкычтын бөлүктөрүнө айланат. Идентификация уячасы Q₀=I_n жашыруун кабыл алынат. Булак ачкыч түзүүнү бир жолку орнотуу операциясы катары карагандыктан бул баскычты ылдамдаткычка өткөрбөй, негизги процессордо калтырган.

SIGN: Кол коюу учурунда t даана убактылуу monomial өзгөртүү түзүлөт жана алардан канондук commitment кириштери даярдалат. Commitmentтер билдирүү жана salt менен бирге hash кылынып d digesti алынат. Бул digest туруктуу Hamming салмагы ω болгон чакырык векторун аныктайт. Нөлдөн башка чакырыктарга туура келген ω жооп гана кол тамгага киргизилет; калган кокустук seed-tree түзүмү аркылуу текшерүүчү тарабынан кайра түзүлө алат. Бул кысуу transcript өлчөмүн көзөмөлдө кармайт.

VERIFY: Meydan okuma x_i=0 болсо, текшерүүчү тиешелүү seed-tree жалбырагынан убактылуу monomial өзгөртүүнү кайра түзүп, commitment киришин эсептейт. x_i≠0 болсо, кысылган жооп monomial өзгөртүүгө ачылат, ачык матрица уячасына колдонулат, натыйжа RREFке келтирилет жана pivot эмес мамычалар канондоштурулат. Акырында бардык кайра түзүлгөн commitmentтер билдирүү жана salt менен hash кылынат; алынган d′ мааниси кол тамгадагы d менен дал келиши күтүлөт.

Колдонулган криптографиялык терминдерди кантип түшүнүү керек?

CSPRNG (Cryptographically Secure Pseudorandom Number Generator), криптографиялык колдонуу үчүн алдын ала божомолдоого болбой турган чыгышты бериши күтүлгөн псевдококус сан генератору. Commitment, протоколдун кийин текшериле турган аралык маанисин милдеттендирүүчү түрдө көрсөтөт. Σ-протоколу, маалыматтын өзүн ачпай туруп белгилүү бир сыр белгилүү экенин көрсөтүүгө кызмат кылган чакырык-жооп түзүмүндөгү далилдер үй-бүлөсү. Fiat–Shamir өзгөртүүсү, интерактивдүү чакырыкты hash чыгышынан чыгарып, протоколду кол тамга колдонууга ылайык интерактивдүү эмес формага айлантат. Salt, бирдей кириштер ар башка ишке киргизүүлөрдө сөзсүз бирдей digest түзүмүнө баруусуна жол бербеген кошумча кокус маани. Seed-tree болсо көп сандагы кокус seedди өз-өзүнчө ташуунун ордуна тамыр seedден чыгарылган бутактуу түзүм аркылуу керектүү төмөнкү seedдерди кайра түзүүгө жардам берет. Бул түшүндүрмөлөр ыкманы түшүнүү үчүн; изилдөөнүн жаңы жыйынтыктары эмес.

Профиль эмне үчүн RREF өзөгүн гана аппаратка өткөрөт?

Булак стандарттуу ырааттуу RREF өзгөртүүсүнүн \(G\in\mathbb{F}_q^{k\times n}\) үчүн чектүү талаа операцияларынын санын асимптотикалык түрдө \(\mathcal{O}(k^2n)\), матрица жана көзөмөл түзүмдөрү үчүн детерминисттик эс тутум талабын \(\mathcal{O}(kn)\) деп берет. Бул чыныгы цикл саны эмес; маселе чоңойгон сайын эсептөө жана сактоо талаптары кантип масштабдалганын көрсөткөн асимптотикалык татаалдык классы.

Ылдамдаткычтын жогорку деңгээлдеги архитектурасы

Аппарат төрт негизги түзүмдүн айланасында курулган: борбордук Control Unit, матрица сакталган G-MEM, чектүү талаа операцияларын аткарган Arithmetic Unit жана pivot/аралык абал маалыматын ташыган REG блогу. Дизайн өтө кең ачылган ири параллелдүү маалымат жолунун ордуна борбордук FSM башкарган, төрт элементтүү параллелдүүлүккө ээ көбүрөөк сериялашкан маалымат жолун колдонот. Бул тандоо абсолюттук чоку өндүрүмдүүлүктөн бир аз баш тартып, аянт чыгымын азайтуу стратегиясы.

RREF аппаратындагы төрт операция баскычы

1. Алдын ала иштетүү: Мурунку ишке киргизүүлөрдөн белгилүү pivot мамычалары сканерленет; керектүү сап алмаштыруулар аткарылып, нөлдөн башка элементтер канондук диагоналдык орундарга жакындатылат. Максат — белгилүү түзүм маалыматын кайра колдонуп, керексиз издөө ишин азайтуу.
2. Pivot табуу: Активдүү диагоналдык орундан баштап тиешелүү мамычада төмөн карай нөлдөн башка элемент изделет. Pivot башка сапта болсо, сөз-параллелдүү сап алмаштыруу колдонулат. Мурунку pivot картасы жарактуу болсо, айрым издөөлөр өткөрүлүп кетиши мүмкүн.
3. Сапты нормалдаштыруу: Pivot элементтин GF(127) ичиндеги көбөйтүү боюнча тескериси табылып, бүт pivot сап ошол мааниге масштабдалып pivot так 1 кылынат. 32 биттик маалымат жолунун аркасында төрт 8 биттик талаа элементи бир циклде иштетилет.
4. Мамычаны жок кылуу: Нормалдаштырылган pivot сап эталон катары алынат. Башка саптардагы pivot мамычасынын коэффициенти колдонулуп, чектүү талаада көбөйт-кемит операциялары аткарылат жана pivot мамычасындагы башка элементтер нөл кылынат.

Бул төрт баскыч бардык керектүү мамычалар боюнча аткарылганда RREF бүтөт. Акыркы матрица жана жаңыртылган pivot карталары негизги системага кайра өткөрүлөт.

G-MEM эмне үчүн төрт банкка бөлүнгөн?

Матрица row-major тартибинде сакталат жана ар бир GF(127) элементи стандарттуу эс тутум түзүмдөрү менен шайкештик үчүн 8 биттик бир байтта сакталат. Булак \((r,c)\) элементинин байт дарегин төмөнкү жөнөкөй сызыктуу даректөө менен берет:

\[\text{addr}_{\text{byte}}=r\times N+c\]

Бул жерде \(r\) сап индекси, \(c\) мамыча индекси жана \(N\) саптагы жалпы мамыча саны. Формула эс тутум дарегин чыгарат; физикалык өлчөө бирдиги жок, натыйжа байт орду.

Физикалык эс тутумда ырааттуу элементтер Bank 0, Bank 1, Bank 2 жана Bank 3 арасында тарайт. Ошентип төрт банктын 8 биттик чыгыштары бириктирилип, бир циклде 32 биттик сөз жана демек төрт талаа элементи окулат. Дарек 4 байт чегине тегизделбесе, g_addr >> 2 сөз индексин, g_addr[1:0] болсо байт жылышын аныктайт; айлантуу тармагы/barrel shifter маалыматты туура иретке келтирет. Жазуу жолунда 4 биттик g_wstrb сигнал өзгөртүлө турган байттарды гана активдештирет. Булак архитектураны окууда да, жазууда да детерминисттик бир цикл кечигүү максаты менен аныктайт.

GF(127) арифметикасы аппаратты эмне үчүн жөнөкөйлөтөт?

LESS параметрлеринде q=127 колдонулат. 127 — \(2^7-1\) формасындагы Mersenne жөнөкөй саны. Ошондуктан:

\[2^7\equiv 1\pmod{127}\]

Эки 7 биттик талаа элементинин көбөйтүндүсүнөн алынган натыйжа жогорку жана төмөнкү 7 биттик бөлүктөргө бөлүнүшү мүмкүн. Булак кыскартуу операциясын төмөнкүдөй берет:

\[x\bmod 127=\big((x\gg 7)+(x\ \&\ 127)\big)\bmod 127\]

Өзгөрмөлөр: \(x\) — эки GF(127) элементинин көбөйтүндүсүнөн түзүлгөн аралык натыйжа. \(x\gg7\) — жогорку биттердин 7 орун оңго жылдырылган түрү. \(x\ \&\ 127\) — төмөнкү 7 биттин маскаланган түрү. Математикалык ролу: \(2^7\equiv1\) касиетинен улам жогорку 7 бит алып жүргөн \(2^7\) салмактары mod 127 астында төмөнкү жакка бүктөлүшү мүмкүн. Аппараттык мааниси: жалпы максаттагы бөлүү схемасына болгон муктаждык азаят; кошуу жана жөнөкөй бит операциялары менен модулдук кыскартуу жасалат. Булак элементтер эс тутумда 8 бит сакталганын, математикалык жактан 7 бит гана маанилүү экенин жана көбөйтүндүнүн аралык натыйжалары ашып кетүүнү алдын алуу үчүн 16 биттик формада сакталганын белгилейт.

Арифметикалык блок модулдук кошуу/кемитүү, төрт параллелдүү модулдук көбөйтүү жолу жана көбөйтүү боюнча тескери үчүн 128 кириштүү lookup table/ROM камтыйт. Булакка ылайык, бул тескери алуу түзүмү кеңейтилген Евклид алгоритми сыяктуу татаалыраак көп баскычтуу схемага караганда туруктуу кечигүү менен жетүүнү камсыз кылат.

REG блогу эмне үчүн керек?

REG түзүмү эки N биттик pivot векторун жана сап операциялары үчүн аралык регистрлерди камтыйт. was_pivot, негизги процессорго мурда белгилүү pivot орундарын ылдамдаткычка өткөрүүгө мүмкүндүк берет. is_pivot, жаңы ишке киргизүүдө табылган pivotторду жазып, жыйынтыгында негизги системага кайра жөнөтөт. Мындан тышкары сап алмаштыруу жана жок кылуу учурунда колдонулган сөз буферлери, pivot тескерисин сактаган масштабдоо регистри, жок кылуу коэффициентин сактаган регистрлер жана матрицадагы позицияны көзөмөлдөгөн дарек/индекс регистрлери бар.

X-HEEP интеграциясы: башкаруу жана маалымат жолдору эмне үчүн бөлүнөт?

Ылдамдаткыч X-HEEP RISC-V системасына бош байланышкан, эс тутумга карталанган перифериялык түзмөк катары кошулган. Кичине башкаруу сигналдары жана pivot карталары MMIO регистрлеринен өтүп жатканда, тыгыз G матрицасы түздөн-түз DMA аркылуу ылдамдаткычтын жергиликтүү эс тутумуна өткөрүлөт. Ошентип CPU чоң матрица көчүрмөлөрүн өзүнүн load/store агымы менен ташууга мажбур болбойт.

Драйвер программасынын төрт баскычы бар: башында PLIC (Platform-Level Interrupt Controller) үзгүлтүктөр жана иш параметрлери конфигурацияланат; андан кийин DMA G матрицасын жүктөйт жана pivot метамаалыматы 32 биттик MMIO сөздөрү менен өткөрүлөт; ылдамдатуу башталганда CPU wfi буйругу менен үзгүлтүктү күтүү абалына өтүшү мүмкүн; аяктоо үзгүлтүгүнөн кийин тескери DMA өткөрүүсү менен кыскартылган матрица кайра алынат, pivot маскалары окулат жана абал регистрлери текшерилип, жогорку деңгээлдеги LESS протоколуна кайтарылат.

Изилдөөнүн Ыкмасы жана Жыйынтыктары

Эксперимент жана баалоо платформасы

Аппараттык өлчөөлөр бир FPGA максатында жүргүзүлгөн: Xilinx Artix-7 xc7a100tftg256-2. Ылдамдаткыч синтезделүүчү RTL катары аныкталып, X-HEEP ичинде бош байланышкан MMIO перифериялык түзмөгү түрүндө интеграцияланган. Дизайн арифметикалык түзүлүшү өндүрүүчүгө таандык атайын арифметикалык макролорго көз каранды эмес; бирок сандык timing, routing, BRAM mapping жана кубат натыйжалары тандалган FPGAга көз каранды болгондуктан, булак бул сандык натыйжаларды Artix-7 агымы менен чектейт.

Программалык база ошол эле орнотулган RISC-V агымында иштеген түпкү RREF рутинасы. Компиляция максаты RV32IM, оптималдаштыруу деңгээли -O2. Цикл сандары платформанын cycle counterи менен 100 Known Answer Test (KAT) векторунда өлчөнүп, орточосу алынган. Ошондуктан салыштыруу иш үстөлүндөгү CPU же жогорку өндүрүмдүү сервер процессору менен эмес, изилдөөдө колдонулган орнотулган RISC-V программалык базасы менен жүргүзүлөт.

Бир RREF чакыруусундагы өндүрүмдүүлүк

Бул таблица RREF өзөгүн гана обочолонтот. 20–21× мааниси бүт санариптик кол тамга протоколу ошол эле катышта ылдамдады дегенди билдирбейт. Бул айырма макаланы түшүндүрүүдө борбордук мааниге ээ.

Аппаратка өткөрүү чыгымы жана интерфейс жүгү

Даярдоо баскычы DMA орнотууну, матрица жүктөөнү, үзгүлтүк конфигурациясын жана pivot метамаалыматын өткөрүүнү; кайра окуу болсо матрицаны кайтарып алууну, pivot векторлорун окууну жана шайкештештирүүнү камтыйт. Булакта өлчөнгөн жалпы кошумча жүк бардык деңгээлдерде %1ден төмөн. Бул натыйжа ушул атайын платформа жана маалымат жолу түзүмүндө DMA жана үзгүлтүккө негизделген байланыш RREF эсептөө убактысын баскан жаңы тар жер жаратпаганын көрсөтөт.

21× RREF ылдамдануусу эмне үчүн бүт LESS кол тамга агымында 21× ылдамданууну билдирбейт?

Аппарат RREF өзөгүн гана ылдамдаткандыктан hashing, протокол башкаруусу, commitment операциялары, канондоштуруу жана маалымат кыймылынын башка бөлүктөрү программалык камсыздоодо калат; ошондуктан Amdahl мыйзамына окшош чек пайда болуп, булак 5-таблицада толук SIGN/VERIFY ылдамдануулары өзөк деңгээлиндеги болжол менен 21× мааниден төмөн калат.

Булак эскертүүсүнө ылайык 1 kCC = 1000 clock cycleболуп, бул таблицадагы цикл сандары 100 KAT ишке киргизүүнүн орточосун билдирет.

Булактын ичиндеги дал келбестик: 5-таблицада SIGN үчүн 548_345 конфигурациясында 11,20× ылдамдануу ачык көрсөтүлгөнү менен, таблицадан алдындагы текст системалык деңгээлдеги ылдамданууну “4,0× менен 9,91×ден жогору” диапазонунда аныктайт. Бул эки билдирүү толук дал келбейт. Verianla бул жерде таблица маанисин өзгөртпөйт жана тексттеги жогорку чекти да унчукпай оңдобойт.

KEYGEN үчүн өндүрүмдүүлүк натыйжасы билдирилген эмес. Булакка ылайык ачкыч түзүү математикалык жактан RREF колдонсо да, бир жолку, адатта offline аткарылган орнотуу баскычы; сунушталган ылдамдаткыч өзгөчө SIGN жана VERIFYдеги кайталанган generator_RREF_pivot_reuse жүгүн көздөгөндүктөн KEYGEN ылдамдаткычты колдонбойт.

Убакыт детерминизми жана коопсуздук чеги

Булак FSM агымы жашыруун талаа элементтерине жараша классикалык программалык бутактануу жасабагандыктан дизайнды constant-time жүрүм-турум максаты менен аныктайт. 100 ар башка KAT векторунда цикл санынын өзгөрүшү адатта 300 циклден төмөн калган; миллиондогон циклдик операцияларга салыштырмалуу бул өзгөрүү кичине. Бирок авторлор бул кубат анализине, электромагниттик нурланууга же ката инъекциясына туруктуулуктун далили эмес экенин өзгөчө белгилешет.

Бул ылдамдаткыч физикалык каптал канал чабуулдарына туруктуу деп эсептелиши мүмкүнбү?

Жок; изилдөө цикл саны боюнча жогорку убакыт детерминизмин көрсөтсө да, ачык кубат, электромагниттик агып чыгуу же ката инъекциясына каршы чара колдонбойт жана бул чабуул класстарына туруктуулук үчүн өзүнчө leakage/fault баалоону келечектеги ишке калтырат.

FPGA ресурстарынын көрсөткүчтөрү эмнени билдирет?

FPGA, логикалык түзүмү кайра конфигурациялана турган программалануучу аппараттык платформа. LUT (Lookup Table) негизги комбинациялык логиканы ишке ашырат. FF (Flip-Flop) бит деңгээлинде абал/регистр сактайт. BRAM (Block RAM) FPGA ичиндеги орнотулган эс тутум блоктору. DSP блоктор болсо айрыкча көбөйтүү жана ушуга окшош арифметикалык операциялар үчүн бөлүнгөн аппараттык ресурстар. Дизайнды “кичине” деп баалоо LUT саны менен гана эмес, бул ресурстардын чогуу канчалык колдонулганы менен жүргүзүлүшү керек.

Аянт колдонулушу

Булактын ичиндеги дал келбестик: 6-таблица Level 5 үчүн 4060 LUT берет. Бирок андан дароо мурунку аянт баалоо тексти “3700 LUTтан аз” дегенди, кийинки салыштыруу абзацы 3649 LUT дегенди колдонот. Бир эле булактагы бул үч сан өз ара шайкеш эмес. Бул берүүдөгү сандар бириктирилген эмес; таблицадагы 4060 LUT мааниси таблица маалыматы катары, башка билдирүүлөр болсо булак текстиндеги дал келбестик катары берилген.

Кубат керектөө жана иш жыштыгы

Коопсуздук деңгээли жогорулаган сайын матрица өлчөмү, BRAM жана DSP колдонулушу көбөйгөндүктөн динамикалык кубат да өсөт. Булактын Artix-7 ишке ашыруусунда эң жогорку жалпы маани 227 mW. Бул кубат маанилери жайгаштыруу-маршруттоодон кийинки FPGA баалоолору; башка FPGA үй-бүлөсү, чыңалуу, саат, жайгаштыруу жана иштөө шарттары үчүн ошол эле маанилер жарактуу деп кабыл алынбайт.

KeSlice метрикасы кантип эсептелет?

Булак ар башка FPGA ресурстарын бир аянт көрсөткүчүнө бириктирүү үчүн Equation (2) катары төмөнкү метриканы колдонот:

\[\mathrm{eSlice}=\max\left\{\frac{\mathrm{LUT}}{8}+128\times\mathrm{BRAM},\frac{\mathrm{FF}}{16}\right\} \tag{2}\]

Формула эмнени эсептейт? LUT, BRAM жана flip-flop колдонулушун эквиваленттүү slice масштабына айландырып, үстөм ресурс чыгымын тандайт. Өзгөрмөлөр: LUT — колдонулган lookup table саны, BRAM — block RAM көлөмү, FF — flip-flop саны. Бирдик: eSlice — эквиваленттүү slice саны; миң eSlice KeSlice деп көрсөтүлөт. Математикалык ролу: биринчи мүчө LUT жана BRAM чыгымын, экинчи мүчө FF чыгымын көрсөтөт; максимум алынуу менен алардын ичинен үстөм аянт чектөөсү тандалат.

Мисалы, булак 6-таблицадагы Level 5 маанилери колдонулса, \(4060/8+64\times128=8699,5\) eSlice; \(1598/16\approx99,875\) eSlice болот. Максималдуу маани болжол менен 8,6995 KeSliceболуп, бул булак 8-таблицадагы 8,699 KeSlice менен шайкеш. Булак аннотациясында да диапазон болжол менен 1,38–8,7 KeSlice деп берилет.

Булактын ичиндеги дал келбестик: Жыйынтык бөлүмүндө эң жогорку коопсуздук деңгээли “эң көп 5,58 KeSlices” колдонгону жазылган. Бул маани аннотациядагы 8,7 KeSlice жогорку чекке да, 8-таблицадагы 8,699 KeSlice маанисине да, булак Equation (2) жана 6-таблица сандарынан түз эсептөөгө да туура келбейт. Ошондуктан 5,58 жалгыз ырасталган маани катары берилген эмес.

Учурдагы FPGA дизайндары менен аянт салыштыруусу

Бул салыштыруу “эң тез FPGA ишке ашыруусу” рейтинги катары окулбашы керек. Булак өзгөчө [22] дизайны LESSтин баарын жогорку throughput үчүн аппаратка өткөргөн архитектура экенин, бул изилдөө болсо үстөм RREF өзөгүн RISC-V программалык-аппараттык агымында гана ылдамдатарын белгилейт. Аткарылган функциялык камтуулар жана билдирилген кечигүү метрикалары айырмалангандыктан абсолюттук latency салыштыруу жасалган эмес. Таблица негизинен сунушталган дизайн аянт огунда кайсы жерде турганын көрсөтүү үчүн колдонулган.

Келечектеги иш: каптал канал коргоосу жана масштабдалуучулук

Авторлордун биринчи келечектеги иш багыты физикалык чабуулдар. Учурдагы архитектурада ачык masking же fault каршы чарасы жок. Pivot табуу, шарттуу pivot кайра колдонуу, сап алмаштыруу, мамыча жок кылуу, эс тутумга жетүү үлгүсү жана LUT негизиндеги тескери алуу сыяктуу микрооперациялар кубат жана электромагниттик агып чыгуу жагынан изилдениши сунушталат. Булак чектүү талаа арифметикалык жолдорунда көп-үлүштүү masking ыкмасын жана glitchке туруктуу уяча түзүмдөрү катары Domain-Oriented Masking (DOM) жана Threshold Implementation (TI) техникаларын мүмкүн болгон келечектеги багыттардын арасында санайт.

Экинчи багыт — архитектураны башка матрицага негизделген маселелерге көчүрүү мүмкүнчүлүгү. Төрт банктуу эс тутум, дарек тегиздөө/айлантуу тармагы жана pivot кайра колдонуу Gaussian elimination интенсивдүү башка иш жүктөрүнө ылайыкташтырылышы мүмкүн. Булак QR-UOV сыяктуу көп өзгөрмөлүү сызыктуу алгебра жүгү жогору башка кванттан кийинки талапкерлерди мисал кылат. Бирок бул ырасталган өндүрүмдүүлүк натыйжасы эмес. Чоңураак чектүү талаалар жөнөкөй комбинациялык арифметика жана inversion ROM ордуна татаалыраак көп циклдүү маалымат жолдорун талап кылышы мүмкүн; андан чоң матрицаларда болсо эс тутум өткөрүмдүүлүгү жаңы негизги тар жерге айланышы мүмкүн.

Изилдөө колдогон жыйынтыктар

• LESS программалык профилинде RREF өзөгү үстөм эсептөө чыгымы; кол коюу циклдеринин %87,73ү generator_RREF_pivot_reuse функциясында өлчөнгөн.
• Сунушталган төрт жолдуу, BRAM-борборлуу RREF ылдамдаткычы Artix-7де бир RREF чакыруусунда болжол менен 20–21× ылдамдануу берген.
• DMA жана үзгүлтүккө негизделген интеграциянын өлчөнгөн offload кошумча жүгү үч коопсуздук деңгээлинде тең %1ден төмөн болгон.
• Толук SIGN жана VERIFY агымдарында системалык деңгээлде ылдамдануу алынган; бирок протоколдун башка бөлүктөрү аппаратка өткөрүлбөгөндүктөн, өзөк ылдамдануусунан төмөн.
• Булак таблицаларына ылайык архитектура Level 1ден Level 5ке чейин 2892–4060 LUT, 8–64 BRAM жана 0–8 DSP аралыгында ресурс колдонгон.
• Булак кубат таблицасында жалпы кубат 148–227 mW аралыгында.
• 100 KAT векторунда цикл санынын өзгөрүшү адатта 300 циклден төмөн болушу жогорку убакыт детерминизмин колдойт.

Изилдөө колдобогон жалпылоолор

• 21× RREF ылдамдануусу бүт LESS протоколу ар бир параметр топтомунда 21× ылдамдайт дегенди билдирбейт.
• Изилдөө иш үстөлүндөгү CPUлар, сервер процессорлору же башка FPGA үй-бүлөлөрүндө ошол эле цикл, кубат жана жыштык натыйжаларын кепилдебейт.
• Убакыт детерминизми кубат анализине, электромагниттик анализге же ката инъекциясына туруктуулуктун далили эмес.
• Сунушталган архитектура QR-UOV же башка матрица-оор схемаларда ошол эле өндүрүмдүүлүктү берет экени экспериментте көрсөтүлгөн эмес.
• Булактагы карама-каршы 3649/4060 LUT жана 5,58/8,699 KeSlice маанилерин унчукпай бир так санга түшүрүүгө болбойт.
• LESS NISTтин кошумча санариптик кол тамга процессинде кийинки баскычка өтпөгөнү бул аппараттык изилдөө түздөн-түз стандартташтырылган кол тамга ишке ашыруусу дегенди билдирбейт.

Булак жана Ыкма Эскертүүсү

Түпнуска изилдөө: A Lightweight Accelerator for the LESS Digital Signature Scheme

Авторлор: Giuseppe Cutrera, Alessandra Dolmeta, Valeria Piscopo, Maurizio Martina, Guido Masera.

Авторлордун тартиби: Булак PDFдеги тартип сакталган. Булакта тең салым/тең биринчи автор белгиси жок.

Жооптуу авторлор: Alessandra Dolmeta жана Valeria Piscopo.

Мекеме: Department of Electronics and Telecommunication (DET), Politecnico di Torino, 10129 Torino, Italy.

Журнал: Cryptography.

Басып чыгаруучу: MDPI, Basel, Switzerland.

Том / сан / макала номери: 2026, 10(4), 45.

DOI: 10.3390/cryptography10040045.

Тапшырылган: 17 Nisan 2026.

Оңдолгон: 23 Haziran 2026.

Кабыл алынган: 29 Haziran 2026.

Жарыяланган: 3 Temmuz 2026.

Булак түрү: Article; түпнуска аппараттык архитектура, системалык интеграция жана FPGA өндүрүмдүүлүк/ресурс баалоосун сунуштаган инженердик изилдөө.

Рецензия статусу: Cryptography — MDPI тарабынан чыгарылган рецензияланган илимий журнал. Макаланын PDFинде Received, Revised, Accepted жана Published даталары да өзүнчө көрсөтүлгөн.

Лицензия: Creative Commons Attribution 4.0 International (CC BY 4.0). Автордук укук авторлорго таандык; басып чыгаруучу лицензия ээси катары MDPI.

Расмий шилтеме: https://doi.org/10.3390/cryptography10040045

Каржылоо: Авторлор изилдөө тышкы каржылоо албаганын билдирген.

Маалымат жеткиликтүүлүгү: Изилдөөнүн түпкү салымдары макаланын ичинде экени, кошумча суроолор жооптуу авторлорго жөнөтүлүшү мүмкүн экени айтылган.

Кызыкчылыктардын кагылышы: Авторлор кызыкчылыктардын кагылышын билдиришкен эмес.

Авторлордун салымы: Концептуалдаштыруу, методология, ишке ашыруу, текшерүү жана маалыматтарды иреттөө G.C., A.D. жана V.P.; биринчи долбоорду жазуу G.C., A.D. жана V.P.; карап чыгуу/редакциялоо жана визуалдаштыруу A.D., V.P., M.M. жана G.M.; кеңеш берүү M.M. жана G.M. тарабынан жүргүзүлгөн.

Негизги ыкмалык чек: Сандык натыйжалар Xilinx Artix-7 xc7a100tftg256-2 максаты жана орнотулган RV32IM программалык базасы үчүн билдирилген. Башка FPGA үй-бүлөсүнө, башка процессорго же башка саат/жайгашуу шарттарына түз жалпыланбашы керек.

Коопсуздук чеги: Изилдөө физикалык каптал канал же ката инъекциясына туруктуулукту баалаган эмес. Убакыт детерминизми өзүнчө өлчөм жана физикалык агып чыгууга туруктуулук менен бир мааниде эмес.

Булак ичиндеги сандык дал келбестиктер: (1) 5-таблица SIGN үчүн 11,20× маанисин камтыса, жакын текст жогорку диапазонду болжол менен 9,91× деп көрсөтөт. (2) 6-таблица жана 8-таблица Level 5 үчүн 4060 LUT берсе, аянт тексти 3700дөн аз, кийинки абзац 3649 LUT билдирүүлөрүн колдонот. (3) Аннотация жана 8-таблица Level 5 аянтын болжол менен 8,7/8,699 KeSlice деп көрсөтсө, жыйынтык бөлүмүндө 5,58 KeSlice жазылган. Verianla бул айырмаларды унчукпай оңдогон эмес.