Bu çalışma, normalde kapalı bir bağlantı alan etkili transistörü (junction field-effect transistor, JFET) ile iki paralel ileri iletim kanalını aynı hücre içinde birleştiren yeni bir silisyum karbür asimetrik hendek MOSFET yapısını incelemektedir. IJDC-ATMOS adı verilen yapı, Sentaurus TCAD sayısal cihaz simülasyonlarıyla geleneksel asimetrik hendek MOSFET olan C-ATMOS ile karşılaştırılmıştır. Simülasyon sonuçlarında IJDC-ATMOS’un özgül iletim direnci 2,49 mΩ·cm²’den 1,69 mΩ·cm²’ye, ters iletime geçiş gerilimi 2,82 V’tan 1,76 V’a ve toplam anahtarlama kaybı 4,27 mJ/cm²’den 2,26 mJ/cm²’ye düşmüştür. Bununla birlikte çalışma yalnızca sayısal simülasyona dayanmaktadır; fiziksel cihaz üretimi, elektriksel ölçüm, uzun süreli güvenilirlik testi veya gerçek güç dönüştürücüsü doğrulaması yapılmamıştır.

Önerilen yapının ileri iletimdeki temel özelliği, hendek yan duvarındaki birinci kanalın Ch1 ve hendeğin altındaki düzlemsel ikinci kanalın Ch2 aynı anda açılarak elektronlar için iki paralel yol oluşturmasıdır. Ters iletimde ise normalde kapalı JFET kanalı, parazitik gövde diyodundan önce açılan tek kutuplu bir akım yolu sağlamaktadır. Yazarların simülasyonlarına göre bu mekanizma, gövde diyodundaki delik enjeksiyonunu ve buna bağlı bipolar bozunma riskini bastırırken ters toparlanma yükünü de azaltmaktadır.

Türkiye açısından değerlendirme: Çalışma; elektrikli araç güç elektroniği, yenilenebilir enerji dönüştürücüleri, endüstriyel sürücüler, havacılık elektroniği ve yüksek gerilimli anahtarlama sistemleri için geliştirilen SiC güç yarı iletkenleri bakımından Türkiye’deki araştırma ve tasarım çalışmalarına yöntemsel bir örnek sunabilir. Yapının Türkiye’de uygulanabilirliğinin değerlendirilmesi için yerel TCAD modellerinin malzeme ve arayüz parametreleriyle kalibre edilmesi, üretilebilirlik analizi yapılması, gerçek 4H-SiC aygıtların üretilmesi, statik ve dinamik elektriksel ölçümlerin tekrarlanması, yüksek sıcaklık ve uzun süreli güvenilirlik deneylerinin gerçekleştirilmesi gerekir. Çalışmadan Türkiye’de seri üretim yapılabileceği, maliyet avantajı sağlanacağı, otomotiv veya havacılık sertifikalarının karşılanacağı ya da gerçek dönüştürücülerde aynı kayıp azalmasının doğrudan elde edileceği sonucu çıkarılamaz.

Araştırmanın temel problemi nedir?

Silisyum karbür (silicon carbide, SiC) MOSFET’ler, düşük iletim direnci ve hızlı anahtarlama özellikleri nedeniyle yüksek gerilimli güç elektroniğinde değerlendirilen yarı iletken anahtarlardır. Ancak tek bir SiC MOSFET hücresinin ileri iletim direncini, ters iletim davranışını, anahtarlama kayıplarını, kırılma gerilimini ve kapı oksidi güvenilirliğini aynı anda iyileştirmek kolay değildir. Bir özelliği geliştiren geometrik değişiklik başka bir performans ölçütünü kötüleştirebilir.

Geleneksel asimetrik hendek MOSFET yapısında hendek kapısının tabanı ve yan duvarlarının büyük bölümü yüksek katkılı P-kuyusu tarafından korunur. Bu P-kuyusu, yüksek gerilim altında hendek köşelerinde oluşan elektrik alanı sınırlayarak kapı oksidini korur. Ancak koruyucu P-kuyusu hücrenin bir tarafındaki iletim yolunu kapattığından, ileri iletimde yalnızca hendek yan duvarındaki tek MOS kanalı kullanılmaktadır. Bu durum özgül iletim direncini artırabilir.

İkinci sorun ters akımın taşınmasıdır. MOSFET üç fazlı evirici gibi sistemlerde üçüncü bölgede çalışırken akım ters yönde akabilir. Geleneksel yapıda bu akım, SiC’nin geniş bant aralığı nedeniyle görece yüksek bir gerilimde açılan gövde diyodundan geçer. Gövde diyodu bipolar biçimde çalıştığında sürüklenme bölgesine delikler enjekte edilir. Yazarlar bu süreci, uzun dönemli performans ve kararlılık açısından bipolar bozunma riskiyle ilişkilendirmektedir.

Çalışmanın araştırma sorusu şudur: İleri yönde iki paralel MOS kanalını, ters yönde ise gövde diyodundan önce açılan normalde kapalı bir JFET kanalını aynı asimetrik hendek hücresine yerleştirmek; iletim direncini, ters iletim gerilimini, ters toparlanma davranışını ve anahtarlama kayıplarını bloklama yeteneğini bozmadan iyileştirebilir mi?

Literatürde hedeflenen tasarım boşluğu

Çalışmada daha önce kullanılan başlıca ters iletim çözümleri dış Schottky bariyer diyodu, monolitik Schottky bariyer diyodu, birleşim bariyerli Schottky yapısı, heteroeklem diyodu ve MOS kanal diyodu olarak sıralanmaktadır. Dış diyotların ek parazitik endüktans ve kapasitans oluşturabileceği, Schottky temasların yüksek sıcaklıkta kaçak akımı artırabileceği, heteroeklem temasların üretiminin zor olabileceği ve düşük bariyerli MOS kanal diyotlarının ince kapı oksidi gereksinimi nedeniyle erken delinmeye açık olabileceği belirtilmektedir.

Önerilen yaklaşımda ters akım için kapı oksidine dayanmayan bir JFET kanalı kullanılmaktadır. Araştırmacılar bu kanalın düşük ters gerilimde açılmasını, ancak ileri iletim ve bloklama sırasında kapalı kalmasını amaçlamıştır. Aynı hücrede bulunan ikinci MOS kanalı ise ileri yönde ek bir elektron yolu oluştururken kapı ile dren arasındaki örtüşme alanını azaltmak üzere tasarlanmıştır.

IJDC-ATMOS yapısı geleneksel yapıdan nasıl ayrılmaktadır?

Şekil 1, önerilen IJDC-ATMOS ile geleneksel C-ATMOS’un kesitlerini karşılaştırmaktadır. Her iki yapıda da 11 µm kalınlığında N-sürüklenme bölgesi, N tipi alt tabaka, dren metali, P-kuyuları, N tipi akım yayma katmanı ve hendek kapısı bulunmaktadır. Hücre adımı her iki cihazda 3,2 µm, hendek derinliği 1,0 µm ve kapı oksidi kalınlığı 50 nm olarak modellenmiştir.

C-ATMOS’ta ileri iletim kanalı, kapının hendek yan duvarındaki Ch1 kanalından oluşmaktadır. IJDC-ATMOS’ta bu kanala ek olarak hendeğin altındaki düzlemsel kapı bölgesinde 0,3 µm uzunluğunda Ch2 kanalı bulunmaktadır. Ch1 ve Ch2 ileri iletimde paralel bağlanmaktadır.

Önerilen yapının karşı tarafında normalde kapalı N kanallı bir JFET oluşturulmuştur. JFET bölgesi, yüzeydeki P⁺ bölgesi, P-kuyuları ve bunların arasında kalan N tipi akım yayma katmanından meydana gelmektedir. Kaynak metali, P⁺ yüzey bölgesiyle ve alt P-kuyusuyla temas ederek JFET’in kontrol elektrodu gibi davranmaktadır.

Çift ileri iletim kanalı nasıl çalışmaktadır?

Birinci bölgede, yani pozitif dren-kaynak gerilimi ve pozitif kapı-kaynak gerilimi altında Ch1 ve Ch2 birlikte açılmaktadır. Elektronlar yalnızca hendek yan duvarındaki Ch1 üzerinden değil, hendeğin altındaki düzlemsel Ch2 üzerinden de akabilmektedir. İki kanalın paralel çalışması toplam iletim yolunu genişletmekte ve özgül iletim direncini azaltmaktadır.

Ch2’nin ikinci işlevi, kapı ve dren bölgeleri arasındaki etkin örtüşme alanını küçültmektir. Bu geometrik değişim kapı-dren kapasitansını ve Miller bölgesiyle ilişkili kapı-dren yükünü azaltmaktadır. Daha düşük kapı-dren yükü, kapı geriliminin anahtarlama sırasında Miller platosunda daha kısa süre kalabilmesini ve anahtarlamanın daha hızlı tamamlanmasını hedeflemektedir.

Normalde kapalı JFET ters iletim yolunu nasıl oluşturmaktadır?

JFET kanalı yatay ve düşey olmak üzere iki bölümle tanımlanmıştır. Yatay kanal, P⁺ bölgesi ile P-kuyusu arasındaki akım yayma katmanında; düşey kanal ise komşu P-kuyuları arasında oluşmaktadır. Bu bölgelerdeki PN birleşimleri, aradaki N tipi katmanı tüketim bölgesiyle daraltmakta ve iletim bandı enerji bariyeri meydana getirmektedir.

İleri iletim ve ileri bloklama sırasında bu enerji bariyeri JFET kanalını sıkıştırılmış durumda tutmaktadır. Böylece JFET, çift MOS kanalının normal ileri çalışmasına ek bir kaçak veya paralel akım yolu oluşturmamaktadır.

Üçüncü bölgede negatif kapı-kaynak ve ters dren-kaynak koşulu uygulandığında tüketim bölgesi daralmakta, iletim bandı bariyeri düşmekte ve N tipi akım yayma katmanından N⁺ kaynak bölgesine uzanan tek kutuplu bir elektron yolu açılmaktadır. JFET’in gövde diyodundan daha düşük gerilimde açılması amaçlandığından, ters akım önce JFET üzerinden taşınmaktadır.

Şekil 2’deki üç boyutlu iletim bandı enerji haritaları bu mekanizmayı göstermektedir. İleri iletim koşulunda, V_DS = 10 V ve V_GS = 15 V iken JFET bölgesinde belirgin bir enerji bariyeri bulunmaktadır. Ters iletimde V_DS = −5 V ve V_GS = −5 V uygulandığında bariyer büyük ölçüde ortadan kalkmakta ve kesintisiz elektron yolu oluşmaktadır.

JFET kanal genişlikleri neden kritik önemdedir?

Yatay kanal genişliği W_L ve düşey kanal genişliği W_V, JFET’in hangi ters gerilimde açılacağını ve bloklama sırasında kapalı kalıp kalamayacağını belirlemektedir. Kanal çok dar olduğunda güçlü tüketim nedeniyle ters iletime geçiş gerilimi yüksek kalabilir. Kanal aşırı genişletildiğinde ise bariyer çok küçülerek sıfır gerilimde istenmeyen iletim veya erken kırılma meydana gelebilir.

Şekil 3’te W_V arttıkça ters iletime geçiş geriliminin genel olarak azaldığı görülmektedir. W_V küçükken W_L değişiminin etkisi sınırlıdır; çünkü açılmayı esas olarak düşey kanal bariyeri belirlemektedir. W_V büyüdüğünde yatay kanalda da belirgin bir bariyer oluşmakta ve W_L değişimi ters iletime geçiş gerilimini daha fazla etkilemektedir.

Ancak aynı grafiklerde, W_L ve W_V aşırı büyüdüğünde kırılma geriliminin hızla düştüğü gösterilmektedir. Metinde W_L = 0,60 µm ve W_V = 0,50 µm durumunda JFET’in sıfır kutuplamada iletime geçtiği belirtilmektedir. Bu nedenle araştırmacılar W_L = 0,45 µm ve W_V = 0,50 µm değerlerini seçmiştir.

Akım yayma katmanı nasıl optimize edilmiştir?

Akım yayma katmanının genişliği W_CSL ve katkılama yoğunluğu N_CSL, iletim direnci ile kırılma gerilimi arasında başka bir denge oluşturmaktadır. N_CSL veya W_CSL artırıldığında P bölgelerinin oluşturduğu tüketim bölgesi daralmakta ve elektronların geçebileceği alan genişlemektedir. Bunun sonucunda R_on,sp azalmaktadır.

Buna karşılık daha geniş ve daha yüksek katkılı bir akım yayma katmanı, yüksek gerilimdeki elektrik alan dağılımını değiştirerek kırılma gerilimini düşürmektedir. Şekil 4’te N_CSL değeri 1,5×10¹⁶–3,5×10¹⁶ cm⁻³, W_CSL ise 0,7–1,1 µm aralığında taranmıştır. Araştırmacılar statik başarı ölçütünü dikkate alarak N_CSL = 2,5×10¹⁶ cm⁻³ ve W_CSL = 0,9 µm değerlerini seçmiştir.

Sentaurus TCAD modelinde hangi fiziksel etkiler dikkate alınmıştır?

Çalışmada önerilen ve geleneksel hücreler Sentaurus TCAD ortamında modellenmiştir. Simülasyonlarda şu fiziksel modellerin kullanıldığı belirtilmektedir:

• Yüksek elektrik alan altında taşıyıcı hareketliliği doygunluğu,
• Auger yeniden birleşmesi,
• Okuto–Crowell çarpma iyonlaşması,
• Bant aralığı daralması,
• Eksik iyonlaşma,
• SiC/SiO₂ arayüz tuzakları,
• SiC/SiO₂ arayüzündeki sabit yükler.

Arayüz tuzakları ve sabit yüklerin modele eklenmesi, ideal bir SiC/SiO₂ arayüzü varsayımından kaçınmayı amaçlamaktadır. Bununla birlikte çalışmada kullanılan tuzak yoğunluğu dağılımlarının ve sabit yüklerin ayrıntılı sayısal değerleri verilmemiştir. Bu eksiklik, başka bir araştırma grubunun modeli birebir yeniden kurmasını zorlaştırmaktadır.

İleri iletim sonuçları ne göstermektedir?

Şekil 5’te V_GS = 15 V ve I_DS = 200 A/cm² koşulunda C-ATMOS’un özgül iletim direnci 2,49 mΩ·cm², IJDC-ATMOS’un özgül iletim direnci ise 1,69 mΩ·cm² olarak hesaplanmıştır. Böylece önerilen yapıda R_on,sp yaklaşık %32,1 azalmıştır.

Elektron akım yoğunluğu haritalarında geleneksel yapının akımı yalnızca Ch1 çevresinde yoğunlaşırken IJDC-ATMOS’ta Ch1 ve Ch2 boyunca iki paralel yol görülmektedir. Aynı haritada JFET bölgesinin düşük elektron yoğunluğunda kaldığı gösterilmektedir. Bu sonuç, JFET kanalının ileri iletim sırasında kapalı kaldığına ilişkin simülasyon mekanizmasını desteklemektedir.

Ters iletime geçiş gerilimi nasıl değişmiştir?

V_GS = −5 V ve ters akım yoğunluğunun büyüklüğü 50 A/cm² iken C-ATMOS gövde diyodunun ters iletime geçiş gerilimi 2,82 V olarak hesaplanmıştır. IJDC-ATMOS’un JFET yolu ise 1,76 V’ta iletime geçmiştir. Mutlak fark 1,06 V, göreli azalma yaklaşık %37,6’dır.

Şekil 6’da geleneksel yapıda ters akımın gövde diyodundan geçtiği, IJDC-ATMOS’ta ise akımın JFET kanalı üzerinden kaynağa ulaştığı görülmektedir. IJDC-ATMOS için ters akım yoğunluğu 50 A/cm²’den 300 A/cm²’ye yükselirken kaynak-dren gerilimi 1,76 V’tan 2,66 V’a yükselmiş ve JFET bölgesindeki tüketim alanı giderek daralmıştır.

Gövde diyodu ve bipolar bozunma nasıl değerlendirilmiştir?

Şekil 7’de ileri iletim ve 1200 V bloklama koşullarında JFET bölgesinin tüketilmiş durumda kaldığı gösterilmektedir. Ters akım yoğunluğu −100 A/cm² olduğunda geleneksel C-ATMOS’un sürüklenme bölgesinde yüksek delik yoğunluğu oluşurken IJDC-ATMOS’ta delik yoğunluğu çok daha düşük kalmıştır.

Yazarlar bu farkı, C-ATMOS gövde diyodunun bipolar biçimde açılarak sürüklenme bölgesine delik enjekte etmesine bağlamaktadır. IJDC-ATMOS’ta ters akım JFET’in tek kutuplu elektron iletimiyle taşındığından delik enjeksiyonu bastırılmaktadır.

Bu sonuç, simülasyon koşullarında gövde diyodunun etkinleşmesinin bastırıldığını göstermektedir. Ancak fiziksel aygıt üretilmediği ve uzun süreli bipolar bozunma deneyi yapılmadığı için “bipolar bozunmanın ortadan kaldırıldığı” ifadesi deneysel bir güvenilirlik sonucu olarak yorumlanmamalıdır.

Ters toparlanma yükü ne ölçüde azalmıştır?

Ters toparlanma, ileri veya ters akım taşıyan bir yarı iletken birleşimin kutuplaması değiştirildiğinde biriken taşıyıcıların uzaklaştırılması için gereken geçici süreçtir. Yüksek ters toparlanma akımı ve yükü, anahtarlama kaybını ve devredeki elektriksel zorlanmayı artırabilir.

Şekil 8’de 600 V’luk endüktif sıkıştırmalı çift darbe devresi kullanılarak ters toparlanma simüle edilmiştir. Devrede 5 nH parazitik endüktans ve 200 µH yük endüktansı gösterilmektedir. IJDC-ATMOS ve C-ATMOS, 100, 200 ve 300 A/cm² yük akımı koşullarında karşılaştırılmıştır.

IJDC-ATMOS’un Q_RR değeri akım arttıkça yalnızca 1,13’ten 1,17 µC/cm²’ye yükselmiştir. C-ATMOS’ta ise aynı aralıkta 2,34’ten 4,23 µC/cm²’ye belirgin artış görülmüştür. Kesit boyunca çizilen delik yoğunluğu eğrileri, IJDC-ATMOS’un delik yoğunluğunun sürüklenme bölgesi katkı yoğunluğu olan 6×10¹⁵ cm⁻³ değerinin altında kaldığını göstermektedir.

Bloklama gerilimi ve sıcaklık sonuçları

Önerilen yapı yalnızca düşük iletim direncine değil, simülasyonda daha yüksek kırılma gerilimine de ulaşmıştır. Tablo 2’de IJDC-ATMOS için 1610 V, C-ATMOS için 1485 V kırılma gerilimi bildirilmiştir. Böylece önerilen hücrenin kırılma gerilimi karşılaştırma yapısından yaklaşık %8,4 daha yüksektir.

Şekil 9’da cihazların 300 K ve 450 K sıcaklıktaki bloklama eğrileri karşılaştırılmaktadır. Kırılma geriliminin sıcaklıkla artması, çalışmada çığ kırılma mekanizmasının baskın olduğunun göstergesi olarak yorumlanmıştır. Sıcaklık yükseldiğinde taşıyıcıların termal enerjisi arttığı için kaçak akım da artmaktadır.

Metin, 450 K’de IJDC-ATMOS’un kaçak akımının ağırlıklı olarak JFET bariyerini termal olarak aşan taşıyıcılardan kaynaklandığını ve I_BL değerinin 1×10⁻⁸ A’nın altında kaldığını belirtmektedir. Bununla birlikte Şekil 9’un düşey ekseni A/cm² cinsinden akım yoğunluğu olarak verilmiştir. Metindeki amper birimi ile grafikteki akım yoğunluğu birimi arasında açık bir raporlama tutarsızlığı bulunmaktadır.

Kapı oksidindeki elektrik alan

Yüksek gerilim altında hendek tabanındaki kapı oksidinin elektrik alanı SiC hendek MOSFET güvenilirliği açısından kritik bir parametredir. Simülasyonda V_DS = 1200 V iken IJDC-ATMOS’un kapı oksidindeki tepe elektrik alanı 1,27 MV/cm, C-ATMOS’unki ise 1,92 MV/cm olarak bildirilmiştir.

Şekil 9’un elektrik alan eklerinde SiC bölgesindeki daha yüksek yerel tepe değerleri de gösterilmektedir. Bunlar kapı oksidi içindeki 1,27 ve 1,92 MV/cm değerleriyle karıştırılmamalıdır. Yazarların güvenilirlik değerlendirmesi özellikle hendek tabanı oksidindeki elektrik alan değerine dayanmaktadır.

Bu değerler sayısal elektrik alan dağılımından elde edilmiştir. Kapı oksidinde zamanla bağımlı dielektrik kırılma, sabit kapı kutuplama stresi veya çevrimsel güvenilirlik deneyi yapılmadığı için uzun cihaz ömrü doğrudan kanıtlanmamıştır.

Kapasitans ve kapı-dren örtüşmesi

Şekil 10’da giriş kapasitansı C_iss ve çıkış kapasitansı C_oss her iki yapı için birbirine yakın görünmektedir. En belirgin fark ters aktarım veya kapı-dren kapasitansında ortaya çıkmıştır.

V_DS = 800 V’ta IJDC-ATMOS’un C_GD değeri 12,1 pF/cm², C-ATMOS’un değeri 20,9 pF/cm² olarak hesaplanmıştır. Bu, %42,1 azalmaya karşılık gelmektedir. Araştırmacılar bu azalmayı Ch2’nin hendek tabanına yerleştirilmesiyle kapı ve dren arasındaki örtüşme alanının küçülmesine bağlamaktadır.

Çalışmada C_GD tabanlı yüksek frekans başarı ölçütü şu çarpımla ifade edilmiştir:

\[ HF\text{-}FOM_{C_{GD}} = R_{on,sp} \times C_{GD} \]

Burada R_on,sp özgül iletim direncini, C_GD kapı-dren kapasitansını ifade eder. Düşük değer, hem düşük statik iletim direncinin hem de düşük kapasitif anahtarlama yükünün birlikte elde edildiğini gösterir. IJDC-ATMOS için bu değer 20,4 mΩ·pF, C-ATMOS için 52,0 mΩ·pF olarak verilmiş ve %60,8 azalma bildirilmiştir.

Kapı-dren yükü ve Miller platosu

Şekil 11’de kapı yükü eğrilerinin Miller platosundan çıkarılan Q_GD değerleri karşılaştırılmıştır. C-ATMOS için Q_GD 78,2 nC/cm², IJDC-ATMOS için 52,2 nC/cm²’dir. Önerilen yapı kapı-dren yükünü %33,2 azaltmıştır.

Q_GD tabanlı yüksek frekans başarı ölçütü şu şekilde verilmiştir:

\[ HF\text{-}FOM_{Q_{GD}} = R_{on,sp} \times Q_{GD} \]

IJDC-ATMOS’un R_on,sp×Q_GD değeri 88,2 mΩ·nC, C-ATMOS’un değeri ise 194,7 mΩ·nC olarak hesaplanmıştır. Bu fark %54,7 azalmaya karşılık gelmektedir.

Anahtarlama kayıpları nasıl değişmiştir?

Şekil 12’de çift darbe devresi altında açılma ve kapanma geçişleri karşılaştırılmıştır. IJDC-ATMOS’un daha düşük ters toparlanma yükü açılma geçişindeki akım-gerilim örtüşmesini azaltmış; daha düşük C_GD ve Q_GD ise kapanma süresini kısaltmıştır.

Toplam anahtarlama kaybı, çalışma sonuçlarındaki açılma ve kapanma kayıplarının toplamıyla ifade edilmektedir:

\[ E_{sw} = E_{on} + E_{off} \]

IJDC-ATMOS için 1,52 + 0,74 = 2,26 mJ/cm², C-ATMOS için 3,16 + 1,11 = 4,27 mJ/cm² sonucu elde edilmektedir.

Önerilen ve geleneksel yapının genel karşılaştırması

Çalışmanın güçlü yönleri nelerdir?

• İleri iletim, ters iletim, bloklama, kapasitans, kapı yükü, ters toparlanma ve anahtarlama davranışı aynı cihaz modeli üzerinde incelenmiştir.
• Yeni yapının yalnızca genel kesiti değil, çalışma mekanizması iletim bandı, uzay yükü, elektron akımı ve delik yoğunluğu haritalarıyla gösterilmiştir.
• JFET’in yatay ve düşey kanal genişlikleri, ters iletime geçiş gerilimi ile kırılma gerilimi arasındaki denge dikkate alınarak taranmıştır.
• Akım yayma katmanının genişliği ve katkılama yoğunluğu ayrı parametrik analizlerle optimize edilmiştir.
• Önerilen ve geleneksel cihaz aynı temel hücre boyutları ve sürüklenme bölgesi özellikleriyle karşılaştırılmıştır.
• SiC/SiO₂ arayüz tuzakları ve sabit yükler simülasyon modeline dâhil edilmiştir.
• Çift darbe ve ters toparlanma simülasyonları, statik cihaz sonuçlarını dinamik anahtarlama ölçütleriyle tamamlamıştır.

Çalışmanın sınırlılıkları nelerdir?

• Çalışma tamamen Sentaurus TCAD simülasyonuna dayanmaktadır; fiziksel IJDC-ATMOS üretilmemiştir.
• Elektriksel sonuçlar laboratuvar ölçümleriyle doğrulanmamıştır.
• Üretim akış şeması, maske adımları, iyon implantasyonu, epitaksi, oksidasyon ve temas metalizasyonu ayrıntılı olarak verilmemiştir.
• JFET bölgesi ve alt düzlemsel kanalın üretim toleranslarına duyarlılığı incelenmemiştir.
• SiC/SiO₂ arayüz tuzağı ve sabit yük değerleri ayrıntılı biçimde raporlanmamıştır.
• Eşik gerilimi, kanal hareketliliği ve sıcaklığa bağlı iletim direnci ayrıntılı olarak sunulmamıştır.
• Kısa devre dayanımı, çığ enerjisi, kapı oksidi ömrü ve zamanla bağımlı dielektrik kırılma analiz edilmemiştir.
• Parazitik hücreler arası etkileşim, üç boyutlu kenar sonlandırması ve gerçek yonga düzeni modellenmemiştir.
• Çift darbe sonuçları gerçek paket endüktansı, bağlantı teli, termal empedans ve sürücü devresi etkilerini bütünüyle temsil etmemektedir.
• 450 K sonucu sayısal sıcaklık simülasyonudur; uzun süreli yüksek sıcaklık çalışma ömrünü göstermemektedir.
• İstatistiksel tekrar, üretim dağılımı veya süreç değişkenliği analizi bulunmamaktadır.
• Maliyet, yonga alanı, üretim verimi ve ticari ölçeklenebilirlik değerlendirilmemiştir.

Metindeki raporlama ve düzenleme sorunları

• Giriş bölümündeki bazı kaynak göndermeleri “Error! Reference source not found.” biçiminde bozuk görünmektedir.
• Kaynakçada aynı entegre JFET çalışması 24 ve 25 numaralı kaynaklarda yinelenmiştir.
• Anahtarlama kaybı açıklamasında “Şekil 15(b)”ye gönderme yapılmaktadır; yüklenen çalışmada ilgili sonuç Şekil 12(b)’de bulunmaktadır.
• Yüksek sıcaklık kaçak akımı metinde amper cinsinden yazılırken ilgili grafiğin ekseni A/cm² cinsinden akım yoğunluğu göstermektedir.
• Sonuç bölümünde bipolar bozunmanın “çözüldüğü” veya “ortadan kaldırıldığı” yönünde kesin ifadeler kullanılmıştır; çalışma deneysel ve uzun dönemli güvenilirlik doğrulaması sunmamaktadır.
• Veri kullanılmadığı belirtilmesine rağmen çalışma çok sayıda sayısal simülasyon çıktısı üretmektedir. Bu ifade dış bir veri setinin kullanılmadığı anlamında yorumlanabilir; ancak simülasyon dosyaları veya sayısal sonuçlar paylaşılmamıştır.

Çalışma hangi sonuçları desteklemektedir?

• Önerilen IJDC-ATMOS geometrisi, kullanılan TCAD modeli içinde geleneksel C-ATMOS’tan daha düşük özgül iletim direnci göstermiştir.
• İkinci düzlemsel MOS kanalı, ileri iletimde Ch1 ile paralel bir elektron yolu oluşturmuştur.
• Entegre JFET, simülasyonda gövde diyodundan daha düşük ters gerilimde açılmıştır.
• JFET üzerinden tek kutuplu ters iletim, simülasyondaki delik enjeksiyonunu ve ters toparlanma yükünü azaltmıştır.
• Alt düzlemsel kanalın geometrisi kapı-dren kapasitansı ile kapı-dren yükünü azaltmıştır.
• Önerilen yapı, kullanılan çift darbe simülasyonu altında daha düşük açılma ve kapanma kaybı göstermiştir.
• P-kuyusu koruması, 1200 V bloklama sırasında hendek oksidindeki tepe alanı 1,27 MV/cm seviyesinde tutmuştur.

Çalışma hangi sonuçları kanıtlamamaktadır?

• IJDC-ATMOS’un fiziksel olarak üretilebilirliğini kanıtlamamaktadır.
• Gerçek bir yonganın tabloda verilen bütün değerleri sağlayacağını göstermemektedir.
• Bipolar bozunmanın gerçek cihazlarda tamamen ortadan kalkacağını kanıtlamamaktadır.
• Kapı oksidinin uzun dönemli kullanımda güvenilir kalacağını deneysel olarak göstermemektedir.
• Gerçek bir evirici veya güç dönüştürücüsünde toplam sistem kaybının %47,1 azalacağını göstermemektedir.
• Elektrikli araç, yenilenebilir enerji, havacılık veya endüstriyel sistemlerde saha başarısı sunmamaktadır.
• Seri üretim maliyeti, üretim verimi, patent durumu veya ticari uygulanabilirlik hakkında kanıt sağlamamaktadır.
• Hakemli bilimsel uzlaşı veya bağımsız laboratuvar doğrulaması oluşturmamaktadır.

Çalışmanın Yöntemi ve Bulguları

Kaynak, cihaz ve analiz türü

Temel geometrik ve katkılama parametreleri

Simülasyon akışı

1. Geleneksel C-ATMOS ve önerilen IJDC-ATMOS kesitleri aynı temel hücre boyutlarıyla oluşturulmuştur.
2. JFET’in W_L ve W_V genişlikleri değiştirilerek iletim bandı bariyeri, ters iletime geçiş gerilimi ve kırılma gerilimi hesaplanmıştır.
3. Erken kırılmayı önleyen ve ters iletime geçiş gerilimini düşüren W_L = 0,45 µm ile W_V = 0,50 µm değerleri seçilmiştir.
4. N_CSL ve W_CSL taranarak iletim direnci, kırılma gerilimi ve statik başarı ölçütü karşılaştırılmıştır.
5. İleri ve ters I–V eğrileri ile elektron akım yoğunlukları hesaplanmıştır.
6. Uzay yükü ve delik yoğunluğu haritalarıyla JFET’in ileri yönde kapalı, ters yönde açık kalması incelenmiştir.
7. Çift darbe devresiyle ters toparlanma ve anahtarlama geçişleri simüle edilmiştir.
8. 300 K ve 450 K’de bloklama ve kaçak davranışı değerlendirilmiştir.
9. Kapasitans ve kapı yükü eğrilerinden C_GD ile Q_GD çıkarılmıştır.
10. Bütün temel sonuçlar geleneksel C-ATMOS ile karşılaştırılmıştır.

Başlıca sayısal sonuçlar

• R_on,sp, 2,49 mΩ·cm²’den 1,69 mΩ·cm²’ye düşmüştür.
• V_cut-in, 2,82 V’tan 1,76 V’a düşmüştür.
• BV, 1485 V’tan 1610 V’a yükselmiştir.
• 200 A/cm² yük akımında Q_RR, 3,42 µC/cm²’den 1,15 µC/cm²’ye düşmüştür.
• C_GD, 20,9 pF/cm²’den 12,1 pF/cm²’ye düşmüştür.
• Q_GD, 78,2 nC/cm²’den 52,2 nC/cm²’ye düşmüştür.
• Kapı oksidindeki tepe elektrik alanı 1,92 MV/cm’den 1,27 MV/cm’ye düşmüştür.
• E_on, 3,16 mJ/cm²’den 1,52 mJ/cm²’ye düşmüştür.
• E_off, 1,11 mJ/cm²’den 0,74 mJ/cm²’ye düşmüştür.
• Toplam anahtarlama kaybı 4,27 mJ/cm²’den 2,26 mJ/cm²’ye düşmüştür.

İstatistiksel ve deneysel değerlendirme sınırı

Çalışmada deney grubu, fiziksel örnek sayısı, üretim tekrarı, ortalama, standart sapma, güven aralığı, p değeri veya anlamlılık eşiği bulunmamaktadır. Verilen sonuçlar belirlenmiş geometri ve fiziksel model parametreleri altında elde edilen deterministik TCAD çıktılarıdır. Bu nedenle yüzdesel iyileşmeler simülasyondaki iki cihaz modeli arasındaki farkı göstermekte; üretilecek cihazlarda beklenen dağılımı veya istatistiksel güveni göstermemektedir.

Kaynak ve Yöntem Notu

Çalışmanın tam özgün adı: A New SiC Asymmetric Trench MOSFET With Integrated JFET and Dual Forward Channels for Improved Forward, Reverse, and Switching Characteristics

Yazarlar ve sıraları: Jinsong Liang, Chengxi Ding, Zhaopeng Bai, Hong-Ping Ma, Qing-Chun Zhang

Eş birinci yazar veya eş katkı: Bu sürümde eş birinci yazar ya da eş katkı bilgisi yer almamaktadır.

Sorumlu yazar: Hong-Ping Ma

Kurumsal bağlantılar:

• Institute of Wide Bandgap Semiconductors and Future Lighting, College of Intelligent Robotics and Advanced Manufacturing, Fudan University, Shanghai, Çin
• Shanghai Research Center for Silicon Carbide Power Devices Engineering & Technology, Fudan University, Shanghai, Çin
• Institute of Wide Bandgap Semiconductor Materials and Devices, Research Institute of Fudan University in Ningbo, Ningbo, Çin

DOI: Bu sürümde DOI bilgisi yer almamaktadır.

Dergi: Hakemli bir dergi adı bu sürümde belirtilmemiştir.

Özgün yayınevi: Özgün dergi veya yayınevi bilgisi bu sürüm üzerinden doğrulanamamıştır.

Yayın platformu: SSRN

Yayın yılı: Yayın yılı metin üzerinden doğrulanamamıştır.

Kaynak türü: Sayısal yarı iletken cihaz simülasyonuna dayalı preprint araştırma makalesi

Hakemlik durumu: Bu çalışma bir preprinttir ve hakem değerlendirmesinden geçmemiştir.

Resmî preprint bağlantısı:https://ssrn.com/abstract=7195346

Bu Türkçe makale, yüklenen çalışmanın başlığı, yazar ve kurum bilgileri, metni, cihaz kesitleri, devre şemaları, iletim bandı yüzeyleri, parametrik grafikler, akım ve taşıyıcı yoğunluğu haritaları, bloklama eğrileri, kapasitans ve kapı yükü grafikleri, çift darbe sonuçları, tabloları ve sonuç bölümü incelenerek hazırlanmıştır. Çalışmada bulunmayan deneysel veya ticari başarı iddiaları eklenmemiştir.

Çalışmanın temel sınırlılığı, sonuçların tümünün Sentaurus TCAD simülasyonlarına dayanmasıdır. Fiziksel cihaz üretilmemiş; ileri ve ters iletim, bloklama, ters toparlanma, anahtarlama, sıcaklık ve kapı oksidi güvenilirliği deneysel olarak doğrulanmamıştır. Bu çalışma hakem değerlendirmesinden geçmemiş bir preprinttir; sonuçları bu sınırlılıklar dikkate alınarak okunmalıdır.